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在单颗芯片上集成多个处理器以提高系统芯片的整体性能已成为下一代集成电路设计的趋势，而其中如何提高各处理器之间的通讯效率又成为多处理器系统芯片设计的关键。传统系统芯片设计中多以单层总线结构为主，而随着系统中IP(Intellectual Property)模块数目的增加，通讯效率随之降低，进而影响系统整体性能。本文基于多处理器系统芯片，提出一种层次化总线通讯架构：局部总线负责处理器核与本地存储器之间的通讯；全局总线实现处理器核对共享模块的访问，两层总线通过总线桥连接。本文的研究工作受到以下项目的资助：(1)国家自然科学基金资助项目“集成电路NoC体系结构及设计方法学基础研究”(项目编号：60576034)；(2)教育部博士点基金资助项目“集成电路NoC体系结构中OCN关键技术研究”(项目编号：20050359003)。论文的主要内容和取得的成果如下：1．在RTL级设计了多处理器系统平台，重点阐述了基于双层总线的片上通讯架构，并详细介绍了各子模块的设计。在给出设计思路的同时，论文进行了大量仿真验证实验。仿真结果表明，该通讯架构的设计满足了多处理器系统的基本功能要求。2．在RTL级以流水矩阵乘法为例研究系统在不同工作负载下的加速比变化。实验结果表明，在使用四个处理器的情形下，矩阵相乘循环次数为4次时加速比仅为2.2；随着循环次数增多，加速比最高可达3.2。由此可以得出以下结论：随着工作负载的增加，加速比有上升的趋势，基本原因是花费在多核之间通讯的开销随循环次数的增多而明显减少，从而使系统性能更优。3．以ALTERA公司StratixⅡEP2S180开发平台为目标，对整个设计进行FPGA原型验证。整个系统(包括硬件和应用程序)下载到单颗StratixⅡEP2S180器件上，工作频率为60MHz。实验结果表明本设计功能正确，FPGA资源利用率为34％，使用49，996个自适应查找表(Adaptive Look-up Tables，ALUTs)，存储单元使用1，600，768 bits，占用率为17％。