ASIC设计的规模不断扩大复杂度不断增加,验证在整个ASIC设计流程中占有相当大的比例。在处理大规模设计或高速数据处理的应用时,现有的EDA验证软件往往不能达到了令人满意的覆盖率。FPGA原型的出现极大的提高了验证的效率,并使得软件工程师和系统工程师的验证工作在IC流片前就可以并行地在FPGA原型上展开,缩短了从设计到产品化的时间,为快速面向市场提供了有力的保障。虽然FPGA的容量不断增大,但是许多超大规模ASIC不能在一颗FPGA上实现,所以需要将一个IC设计划分到几个FPGA上,多FPGA验证成为IC设计者普遍采用的方式。本文分析多FPGA验证代码转换与bug定位问题,并着重研究了多FPGA验证面临的两个典型难题,即逻辑划分与引脚限制。ASIC设计如何划分,划分采用什么样的算法与步骤,这称为逻辑划分问题。针对逻辑划分问题,文中提到的基于模块的边界进行划分的方法对逻辑划分有指导作用。基于该方法构建划分算法也是实现软件自动划分的一个研究方向。将不同的模块划分到各个FPGA上,两个ASIC模块间的互连线可能达到上万根,而FPGA的可用I/O数量有限,如何运用先进的划分算法优化分区间的互连信号数量,如何对IO进行复用是实现多FPGA验证的关键。本论文提出一种高速串行通信协议,由此得出的系统工作频率与串行发送频率关系可作为构建IO复用时的参考。基于该协议所设计的串行通信模块电路通过在一条物理互连线上传输并行数据实现对FPGA IO的分时复用,提高了原型验证平台的工作频率。