信息技术不断革新,集成电路沿摩尔定律不断发展,传统的半导体器件在尺寸变小,高速度运行的同时,需要更低的功耗。由于环栅（GAA）器件集成度高,短沟道效应控制良好和NS设计灵活性的特点,因此3 nm技术节点后,GAA器件是最有希望的候选器件结构之一。但GAA器件目前面临驱动性能不足、NS释放难和内侧墙工艺复杂等困难。因此本文针对GAA器件驱动性能不足的问题,采用了支撑台（LPs）与多沟道技术两种方案来改善改善器件性能。该项研究为未来半导体器件研究提供了一种方案,促进集成电路发展,推动未来信息技术的再次革新。第一,本文引入LPs技术来改善器件性能。该技术是在Si Nx侧墙形成后增加一道光刻,反应离子刻蚀后获得纳米量级Fin与大尺寸LPs的混合结构,该结构高效率和低成本地扩大源和漏的体积,增加了金属接触面积,降低器件寄生电阻,提高驱动电流。该项研究的仿真结果表明LPs技术提升了器件驱动性能,短沟道效应没有影响,且有LPs技术的n/p-type器件驱动电流提升了约1.5倍左右,亚阈值摆幅为66.49m V/dec。第二,本文引入了多沟道技术,该技术采用多层堆叠来提高器件沟道载流子浓度,提升器件驱动电流。该项研究首先通过TCAD软件仿真了10层沟道器件。仿真证明了多沟道技术可以增加器件驱动性能,短沟道效应不受影响,并且10层比3层n/p-type器件的驱动电流提升了约1.5倍以上,SS约为67.2 m V/dec。第三,本文基于Si衬底实验制备了具有LPs结构的器件,该器件制备工艺与主流GAA工艺兼容,但在获得纳米级氮化硅硬掩模时,增加一套光刻,获得Fin与Pad混合图形。并进行了基本特性对比分析,实验结果表明有LPs结构的器件寄生电阻降低了99.8%,n/p-type器件驱动电流分别增加了约3倍和约2倍。第四,本文基于硅衬底制备了7层堆叠GAA Si NSs器件。该器件制备工艺与主流GAA工艺兼容,但在关键工艺模块需要优化。通过关键工艺优化后,获得了10周期的Ge Si/Si外延叠层,实现了370 nm的Fin以及430 nm伪栅和侧墙的刻蚀,然后再全流程集成制备出7层GAA Si NSs器件。对器件测试分析表明多沟道技术提高了器件驱动性能,7层NS沟道器件驱动电流可达m A量级,相比于3层沟道器件提升了约一个数量级。在VD=0.9 V（VD=-0.9 V）时,n/p-type器件驱动电流达到1.5E-4A/μm（9.26E-5 A/μm）,SS为72.97（72.59）mV/dec,DIBL为18.65（12.27）mV/V。