串行通信技术是目前主干数据通信采用的方式,时钟恢复电路是其中数据接收器的重要组成部分,其性能决定了接收器的总体性能。 多种因素决定了信号在到达接收器时的特性。介质对高速信号的衰减引发了数据的码间干扰,继而造成输入抖动。时钟恢复电路要从抖动的数据中恢复出时钟,需要找到最佳的采样时刻。闭环结构的时钟恢复电路基于锁相环原理,具有较好的抖动容忍和抑制性能,适用于高速的串行数据。 不同的串行数据通信应用,对时钟恢复电路的特性要求也不同,因而要有针对性的选取基本模块、优化性能。时钟恢复电路的动态特性包括输入抖动容忍范围、输出抖动和锁定速度,这些性能与环路特性密切相关。非线性鉴相器的引入对环路线性分析造成了困难。对此,一方面可以利用小信号将环路向线性电路近似,另一方面可以利用行为级建模的方法,更加接近实际。 结合上述理论与方法,设计了一系列用于千兆以上的串行数据的时钟恢复电路。第一个用于1.5Gbit/s串行硬盘接口,采用改进的结合延迟单元的鉴频鉴相器,用0.18μm CMOS工艺流片并测试,结果表明功能完全实现。第二个用于1.25Gbit/s千兆以太网,采用改进的正交相位时钟半速鉴相器,适应传统的电荷泵型锁相环结构,采用0.18μm CMOS工艺流片测试,功能完全正确,功耗仅为30mW,输出时钟峰峰值抖动为69ps。第三个用于4通道10Gbit/s以太网,采用并行结构以及跳变敏感的鉴相器,降低电路工作速度,对抑制抖动进行了考虑,采取针对性措施抑制电路自发抖动和外部抖动,电路通过了仿真验证。 根据已有的研究成果,对高速宽带时钟恢复电路进行拓展研究,提出了一种双支路无切换结构的时钟恢复电路,电路采用0.18μm CMOS标准数字工艺设计,目前正在流片的过程中。