一种Sigma-Delta ADC中数字抽取滤波器的设计

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现今社会,集成电路(ICs)已无处不在,随着数字集成电路趋于主流和数字信号处理技术飞速发展,模拟和数字信号间的转换接口—模数转换器(ADC)越来越多地为人们重视。Sigma-Delta ADC通过使用过采样和噪声整形技术得到较高的转换精度,应用领域涉及生物医疗、智能硬件、音频、工业控制等众多方面,是模数转换器研究的焦点。一个完整的Sigma-Delta ADC结构主要包含抗混叠滤波器、Sigma-Delta调制器与作为最后一级的数字抽取滤波器,其中数字抽取滤波器与整体Sigma-Delta ADC芯片的功耗和面积关联最大,设计一款数字抽取滤波器并且拥有低面积、易应用等优点显得尤为重要。本文设计了一种Sigma-Delta ADC中的数字滤波器,可实现将输入信号从32到512倍降采样的同时滤除高频噪声。数字滤波器工作时配合控制电路,通过配置内部寄存器来调节抽取率以改变输出数据有效位数,电路可输出24位标准ADC转换数据。本文主要研究内容和成果如下:1.对Sigma-Delta ADC的原理和结构进行概述,在频域分析了调制器中信号与噪声的处理过程。在Simulink中搭建了三级级联积分前馈结构调制器模型,采用一位量化器,并通过仿真确定了调制器结构参数。得到的调制器模型采样频率为332.8KHz,经过仿真得到输出数据的信噪失真比为122.94d B,有效位数为20.13bits,噪声整形效果良好。2.对Sigma-Delta ADC中的数字抽取滤波器结构进行了设计和优化。综合考虑带宽、硬件资源、功耗等各个因素,根据数字抽取滤波器的设计指标,选择数字滤波器结构为四级级联积分梳状(CIC)滤波器,采用递归结构实现。在Simulink中搭建了滤波器仿真模型,与调制器模型组成Sigma-Delta ADC系统进行共同仿真,得到输出频谱中信噪失真比可达120.58d B,精度为19.74bits,验证表明数字抽取滤波器性能良好。3.采用Verilog HDL语言对数字抽取滤波器及其控制电路进行了设计,实现了寄存器读写、复位及时钟产生、抽取滤波器、电路模式转换与数据输出等电路模块的设计和功能仿真。对数字滤波器的输出数据进行频谱分析,表明抽取滤波器工作正常,性能良好。在GSMC 0.18μm工艺下,使用Design Compiler对设计进行逻辑综合,报告表明设计中无时序违例。
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