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伴随着计算机数据通信业务的飞速发展，以太网技术已经在局域网的应用领域占统治地位，并扩展到了城域网和广域网。
目前IEEE对于千兆以太网有两个标准，分别是基于光纤(单模或多模)和铜缆的全双工链路标准1000BASE-X(IEEEg02.3z)和基于非屏蔽双绞线的半双工链路标准1000BASE-T(IEEE802.3ab)。
本论文在研究1000BASE-X体系PMA(PhysicalMediumAttachment)子层功能基础上，采用标准CMOS工艺实现了单片集成的千兆以太网PMA子层收发系统芯片。芯片接收部分集成了时钟恢复和数据判决功能，串行1.25Gbps数据信号经接口电路后先进行时钟恢复和数据判决，恢复出来的时钟和数据再被送到一个包含码组对齐功能的1∶10串并转换电路，最终完成1路1.25Gbps高速串行数据到10路125Mbps低速并行数据的分接。芯片发送部分则集成了时钟倍频电路，完成将125MHz参考时钟倍频到1.25GHz和625MHz，这些时钟信号被提供给10∶1并串转换电路，最终完成10路125Mbps低速并行数据到1路1.25Gbps高速串行数据的复接。时钟恢复和时钟倍频电路均采用了基于锁相环的电路结构，而串并-并串转换电路则是综合了并行和串行结构优点的组合型结构。该收发系统芯片实现了千兆以太网PMA子层的全部功能，并且集成了一个伪随机序列产生单元以便于芯片在晶圆测试。论文介绍了PMA子层收发系统及各功能模块的结构、工作原理、电路设计和芯片实现，是高速数据通讯收发器物理实现的一个有益参考，同时也是采用标准CMOS工艺实现全定制数模混合芯片系统的一次成功实践。
收发系统芯片采用台湾TSMC公司0.25μm双阱、一层多晶硅、五层金属混合信号标准CMOS工艺设计，芯片面积约为1.675mm×1.775mm，在1.25Gbps串行数据速率时的功耗约为800毫瓦。