本论文研究目的是从电路设计者的角度研究全芯片ESD保护设计方法。介绍深微米CMOS工艺下常用的ESD保护器件、电路与全芯片ESD保护网络的基本设计理念。论文以实现全芯片ESD验证与仿真为目标,采用现有的EDA工具,发展了集成于SOC设计流程的全芯片ESD设计方法。通过器件级仿真,分析了版图参数和布局对ESD保护器件性能的影响,并通过流片测试验证,给出了0.13umCMOS工艺下ESD设计规则。在理解GGNMOS器件ESD保护机制的基础上,实现了电路级集总模型和用于全芯片ESD仿真的瞬态宏模型。从全芯片的角度,着重讨论和研究了全芯片ESD验证及考虑全芯片ESD保护的电源引脚布局方法,并应用于白光LED驱动芯片与OTPROM芯片实际ESD保护电路设计中,证明了上述模型与方法的可行性与有效性。本文的创新点在于:(1)、基于现有的EDA工具,建立了集器件级、电路级和芯片级于一体的全芯片ESD保护新方法,完整地涵盖了从制定设计规格到成功流片测试的全部流程,在硅验证之前,实现对芯片ESD保护能力的准确预估,达到了减少新产品设计周期和成本的效果。(2)、基于GGNMOS器件的TLP瞬态特性,提出了一种不同于传统集总模型的瞬态宏模型,能够准确反映GGNMOS器件在ESD情况下的瞬态电压电流响应,具有模型结构简单和仿真时间更短的特点,解决了集总模型建立困难与结构复杂的问题,更适用于全芯片ESD仿真。(3)、在总结了由于版图设计不当与内部电路结构的缺陷而造成的ESD失效的基础上,基于Calibre工具给出了全芯片的ESD验证清单,可避免ESD设计中重复错误的发生。(4)、针对多电源组芯片的高密度引脚布局问题,提出一种瞬态仿真方法,可优化的电源引脚放置方案,达到ESD性能与引脚数量之间的折中。