随着电路工艺的不断进步,集成度的不断提高,特征尺寸的不断缩小,集成电路的物理设计变得日益复杂,对其设计的方法也提出了更高的要求。而在数字芯片系统中,时钟信号作为电路系统的时间参考占据着极其重要的地位。时钟树作为时钟信号的传播网络,也就影响了芯片的功能和性能的优劣。在集成电路物理设计中,时钟树综合的主要目的就是满足电路的时序要求,这就需要考虑到如何才能使时钟信号按照设定的时序约束传输到芯片的各个时序单元,如何在满足时序要求的情况下尽量减少时钟网络上的缓冲器(BUFFER)数量等一系列的问题。随着芯片的时钟频率越来越高,时钟结构也越来越复杂,时钟树综合已是深亚微米集成电路后端设计中一个相当重要的环节。本文是基于可重构芯片设计,使用Synopsys公司的后端设计工具IC Compiler探讨深亚微米物理设计流程中时钟树综合技术。IC Compiler是Synopsys公司集布局、时钟树综合和布线于一体的一款集成电路后端设计工具。本文首先详细介绍了一下时钟和时序的概念和影响时钟树性能的几个重要因素,比如时钟延时、时钟偏差、时钟抖动和传递时间。后端设计者只有对时钟和时序有很好的理解才能结合后端设计的工具做好物理设计的工作,特别是在时钟树综合阶段,对时钟的认识尤为重要。本文还介绍了基于IC Compiler的时钟树综合的概念和相关理论。简要介绍了时钟树综合的基本流程,并对时序文件的内容作了简要的描述。然后对时钟树综合后的时钟偏差和时序的分析做了详细的阐述。最后结合可重构芯片,在TSMC65nmCMOS工艺下,基于IC Compiler的物理设计流程,讨论了减小时钟偏差、调整时钟树延时的方法以及有用时钟偏差的应用。