时钟延时相关论文
可编程时钟调相逻辑产生的时钟延时由可编程的输入来确定.常规的全芯片静态时序分析方法需要对可编程时钟调相逻辑模块的不同的编......
在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA......
时钟信号是数字电路中的关键信号,它在模块间传递的延时及相位偏移是衡量时钟分布质量好坏的重要指标。随着工艺尺寸的不断缩小,集......
在复杂的超大规模高速集成电路设计中,时钟树的综合与优化是芯片后端设计优化时序过程中至关重要的一环,其中时钟树的设计是最关键......
针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,......
针对芯片级（TOP level）后端设计面积大、绕线资源少、时钟绕线长、时钟网络噪声大等特点,提出了一种针对芯片级设计中模块与触发器共......
在数字电路设计中异步计数器常常会遇到延时的困扰;介绍了一种异步计数器的设计方法,可以减少延时,使异步计数器能在高频电路中工......
主要探讨在嵌入式芯片后端设计时怎么实现时钟延时最小时钟网络。时钟网络优化的障碍可能来自很多方面，主要包括以下三个方面：不同转......
本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法 .基于Elmore延时模型 ,我们得到相邻缓冲器间的延时是缓冲器在时钟......
为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,设计了一种快速锁定的全数字延迟锁相环结构,只需一次调节过程即可完成输......
前言随着ASIC制造业的日益发展,数百万门级设计和SOC等对于工程师来说再也不止是梦想。显然在这些既庞大又复杂的设计面前,传统的......
随着半导体器件特征尺寸的减小,尤其是到纳米阶段,芯片的物理设计面临时序收敛、低功耗、可制造性等很多巨大挑战。时钟设计与综合......
随着电路工艺的不断进步,集成度的不断提高,特征尺寸的不断缩小,集成电路的物理设计变得日益复杂,对其设计的方法也提出了更高的要......
