击穿电压和比导通电阻是SOI(Silicon On Insulator,绝缘体上硅)LDMOS(Lateral Double-Diffused Metal Oxide Semiconductor Field Effect Transistor,横向双扩散金属氧化物半导体场效应晶体管)器件最重要的性能参数。但它们之间的约束关系限制了SOI LDMOS的性能提升,通过简单调整器件尺寸或改变掺杂浓度来提升某种性能必定会导致另一种性能的折衷。通过应用沟槽技术、超结技术等优化技术对器件结构重新设计,可以突破SOI LDMOS主要电学性能参数之间的约束关系,从而提高器件综合性能。为了降低SOI LDMOS器件的比导通电阻并提高击穿电压,本文在对Trench型SOI LDMOS(T LDMOS)器件的研究基础上,应用超结技术中P型柱和N型柱通过相互耗尽来提高器件性能的原理,提出了一种具有P/N阱结构的T LDMOS器件(P/N DTG-T LDMOS)和一种具有L型P/N阱结构的T LDMOS器件(LP/N DTG-T LDMOS)。二维半导体器件仿真软件TCAD MEDICI仿真结果表明,新器件相比于传统的T LDMOS器件具有更低的比导通电阻和更高的击穿电压。除了研究新器件击穿特性和导通特性外,本文也对新器件的栅电荷、开关特性和温度特性进行了研究。P/N DTG-T LDMOS器件通过在源区下方的漂移区内引入一个P型阱和一个N型阱,提高了器件SOI层的耐压和漂移区掺杂浓度。在关态下,P型阱分别与N型阱和漂移区形成的反偏PN结在漂移区内部形成高电场,降低表面峰值电场的同时增强了器件的耐压能力。P阱对N型漂移区的耗尽作用提高了漂移区的掺杂浓度,降低了漂移区电阻。同时高掺杂的N型阱为导电电子提供了一个低阻的导电区,使得器件的比导通电阻大大降低。经过对主要结构参数的优化,P/N DTG-T LDMOS器件在192 V的击穿电压下,比导通电阻降低至5.88 mΩ·cm~2。击穿电压和比导通电阻分别比传统双槽栅槽型SOI LDMOS器件提高了13%和降低了42%。LP/N DTG-T LDMOS器件通过将P/N阱沿氧化槽底部向漏区延伸,增强了P/N阱对器件SOI层电场分布的调节作用和对漂移区掺杂浓度的优化作用,克服了P/N DTG-T LDMOS器件氧化槽底部和右侧附近漂移区耐压低的不足。关态时,L型P阱分别与漂移区和L型N阱形成反向PN结,增加了整个器件内部的耐压,尤其是氧化槽附近区域。这分担了器件源区和漏区PN结承受的高电压,降低了它们的峰值电场强度,从而提高器件的耐压能力。开态时,L型P阱增强了对漂移区的辅助耗尽作用,进一步提高了漂移区掺杂浓度,使LP/N DTG-T LDMOS器件的比导通电阻进一步降低。最终,LP/N DTG-T LDMOS器件的击穿电压达到了247 V,比P/N DTG-T LDMOS器件提高了29%。同时比导通电阻降低到了3.61 mΩ·cm~2,比P/N DTG-T LDMOS器件降低了39%。