高速模数转换器(ADC)是数据采集系统的核心部分,也是影响数据采集系统精度和速度的重要因素。目前,实时信号处理机要求高速ADC采样率尽可能接近中频甚至射频,从而尽量多的得到目标信息。因而,高速ADC的性能好坏会直接影响整个信号处理系统性能的好坏。在许多高速通信系统,如超宽带(UWB)、正交频分复用(OFDM)等都需要模数转换器将射频信号转化为数字信号方便后级基带处理。在一些通信协议中,如802.15.4a WPAN(无线个人局域网通讯技术)、802.15.6 WBAN(无线体域网)等,需要上GHz的带宽。针对这些需求,近年来许多高速结构被提出。这其中逐次逼近型(SAR)模数转换器(ADC)由于其电路大部分数字化的特性,可以很好获益于半导体工艺的尺寸的降低。结合时间复用(Time-interleave)技术,逐次逼近型模数转换器可以达到上GHz的采样率并且同时保持较低的功耗,成为高速、中高精度应用中非常有竞争力的发展方向。本文主要研究高速低功耗SAR ADC的设计。相对于其他高速转换器的复杂结构,本文提出一种简单的分段电容阵列高速低功耗结构。通过将电容阵列分为两段,高权重码字被使用小电容比较,从而大大加快电容型数模转换器(DAC)建立速度。在分段电容阵列的基础上,预量化-旁路翻转方式被应用到分段电容阵列中,从而在原有结构高速的基础上提高了其线性度和进一步降低功耗。本设计使用CMOS 65 nm工艺设计实现。电路仿真结果显示在1.2 V供电150 MS/s采样率下,该设计有效位数为9.52 bits,品质因数为10.9 fJ/Conv.-step。