随着先进半导体工艺的不断发展,片上系统（System on Chip,SoC）将处理器、知识产权核（Intellectual Property,IP）、存储器以及各种外设集成到单一芯片的方式成为主流,并推进着IP核复用与总线互连技术的快速发展。SoC中IP核数量的不断增加,导致SoC总线架构愈发的复杂,总线互连的共享资源逐渐成为SoC性能的瓶颈。与此同时消费电子芯片市场竞争激烈,研发周期短,上市时间紧,常规的硅后性能评估方案具有一定的滞后性。因此,在RTL阶段高效的评估SoC总线架构性能,成为研发过程中重要且极具难度的一部分。本文基于实习公司的SoC芯片架构,针对常规性能评估方案效率低下、性能数据监测不全面等问题,研究并实现了一种具备多层次、高度集成化环境的总线架构性能评估方案,在系统级环境下动态仿真,并能实时自动监测性能数据。首先针对基于ARM架构的SoC芯片的互连拓扑结构和高性能总线设计进行分析,明确将基于交叉型拓扑结构的CoreLink NIC-400,以及基于网格型拓扑结构的FlexNoC作为主要的互连结构,将AXI作为基本总线;接着通过分析关键场景下总线互连结构、动态内存控制器（Dynamic Memory Controller,DMC）和主机AXI接口配置对架构性能的影响以及分别对应的调制手段,提炼出性能评估中的难点以及高效性需求,并提出具体解决方法:设计验证知识产权（Verification Intellectual Property,VIP）模型代替IP核的方法解决激励产生难的问题。设计自动化性能监测器解决性能数据收集难的问题。设计分层次、可移植、可配置的集成环境实现高效性的需求。以系统级动态仿真的方式解决关键场景配置难的问题;紧接着通过System Verilog、C、Perl等编程语言开发应用层、进程层、信号层等环境组件,完成集成化设计,并通过仿真验证相关环境组件的正确性;最后通过对真实的SoC芯片进行性能评估检验方案,评估场景包括总线通信仿真、串行总线利用率评估、并行满负载压力评估和性能调制能力评估等。利用此方案对一款机器人SoC芯片进行性能评估,通过分析多个关键场景下的吞吐量、总线利用率、延迟和DDR效率,发现其架构存在低频主机影响高频主机性能等问题。将性能评估结果与常规方案评估结果、同架构其它芯片评估数据以及本芯片实测数据进行对比分析得出结论:在覆盖更多评估场景,提供更多性能数据的情况下,本方案相较于原方案评估效率提升80%以上,各项性能数据偏差在2%以内,而且评估数据比实测数据更极端,一定程度上更加的可靠,因此本文提出的性能评估方案能够有效的找到SoC芯片总线架构的性能瓶颈,并显著地提高性能评估的效率。