【摘 要】
:
随着先进半导体工艺的不断发展,片上系统(System on Chip,SoC)将处理器、知识产权核(Intellectual Property,IP)、存储器以及各种外设集成到单一芯片的方式成为主流,并推进着IP核复用与总线互连技术的快速发展。SoC中IP核数量的不断增加,导致SoC总线架构愈发的复杂,总线互连的共享资源逐渐成为SoC性能的瓶颈。与此同时消费电子芯片市场竞争激烈,研发周期短,上市时
论文部分内容阅读
随着先进半导体工艺的不断发展,片上系统(System on Chip,SoC)将处理器、知识产权核(Intellectual Property,IP)、存储器以及各种外设集成到单一芯片的方式成为主流,并推进着IP核复用与总线互连技术的快速发展。SoC中IP核数量的不断增加,导致SoC总线架构愈发的复杂,总线互连的共享资源逐渐成为SoC性能的瓶颈。与此同时消费电子芯片市场竞争激烈,研发周期短,上市时间紧,常规的硅后性能评估方案具有一定的滞后性。因此,在RTL阶段高效的评估SoC总线架构性能,成为研发过程中重要且极具难度的一部分。本文基于实习公司的SoC芯片架构,针对常规性能评估方案效率低下、性能数据监测不全面等问题,研究并实现了一种具备多层次、高度集成化环境的总线架构性能评估方案,在系统级环境下动态仿真,并能实时自动监测性能数据。首先针对基于ARM架构的SoC芯片的互连拓扑结构和高性能总线设计进行分析,明确将基于交叉型拓扑结构的CoreLink NIC-400,以及基于网格型拓扑结构的FlexNoC作为主要的互连结构,将AXI作为基本总线;接着通过分析关键场景下总线互连结构、动态内存控制器(Dynamic Memory Controller,DMC)和主机AXI接口配置对架构性能的影响以及分别对应的调制手段,提炼出性能评估中的难点以及高效性需求,并提出具体解决方法:设计验证知识产权(Verification Intellectual Property,VIP)模型代替IP核的方法解决激励产生难的问题。设计自动化性能监测器解决性能数据收集难的问题。设计分层次、可移植、可配置的集成环境实现高效性的需求。以系统级动态仿真的方式解决关键场景配置难的问题;紧接着通过System Verilog、C、Perl等编程语言开发应用层、进程层、信号层等环境组件,完成集成化设计,并通过仿真验证相关环境组件的正确性;最后通过对真实的SoC芯片进行性能评估检验方案,评估场景包括总线通信仿真、串行总线利用率评估、并行满负载压力评估和性能调制能力评估等。利用此方案对一款机器人SoC芯片进行性能评估,通过分析多个关键场景下的吞吐量、总线利用率、延迟和DDR效率,发现其架构存在低频主机影响高频主机性能等问题。将性能评估结果与常规方案评估结果、同架构其它芯片评估数据以及本芯片实测数据进行对比分析得出结论:在覆盖更多评估场景,提供更多性能数据的情况下,本方案相较于原方案评估效率提升80%以上,各项性能数据偏差在2%以内,而且评估数据比实测数据更极端,一定程度上更加的可靠,因此本文提出的性能评估方案能够有效的找到SoC芯片总线架构的性能瓶颈,并显著地提高性能评估的效率。
其他文献
近年来,智能监控系统通过分析摄像头获取的图像数据,对画面中人员进行人体检测和姿态估计,可以准确快速地实现图像理解和信息提取。然而在实际应用中复杂场景往往会使人体检测和姿态估计算法面临不小的考验:不同距离下目标尺度变化大以及低照度条件下成像质量差使人体检测和姿态估计精度降低,同时具有复杂网络结构的算法模型参数量和计算复杂度过大,在实际部署中难以满足实时性的要求。针对上述问题,本文提出了基于注意力机制
伴随着社会经济的不断发展,多目标优化在工程技术、生产管理以及国防建设等领域中都发挥着重要作用。如今,演化多目标优化领域有着丰富应用需求,应用人员需求一个方便使用、灵活配置的工具协助其解决多目标优化问题;同时该目标领域的开发提供者希望保护自己的研究成果。针对上述需求,本文设计并实现了一个演化多目标优化算法的低代码平台,该平台基于低代码、可视化等相关技术,以快捷高效解决多目标优化问题为目标,同时提供了
目的:探讨白介素-17A(Interleukin-17A,IL-17A)在慢性鼻窦炎伴鼻息肉(Chronic rhinosinusitis with nasal polyps,CRSwNPs)组织重塑中的作用机制。方法:收集自2018年3月至2018年8月在我院耳鼻咽喉头颈外科确诊为CRSwNPs患者的鼻息肉组织10例(鼻息肉组),另收集同期单纯鼻中隔偏曲患者的中鼻甲黏膜5例(对照组)。应用免疫组
随着芯片设计规模的增长和半导体工艺的演进,芯片供电电压不断降低,允许的电压降裕量也不断减小。为了保证芯片功能正常、性能稳定,这就迫使芯片设计必须采用更复杂、规模更大的电源/地网络。针对超大规模的电源/地网络,为了保证电路设计及验证效率,对电压降签核算法速度及精度提出了日益苛刻的需求。目前的大型SoC系统,如通信芯片或者人工智能芯片,其供电网络节点数可达到几亿,甚至几十亿。针对如此大规模的电源/地网
随着近年来越来越多的便携式电子产品的问世,对其充电方式有着越来越高的要求,无线充电方案因为其安全性和便捷性等优势得到了迅速发展,无线充电芯片的市场需求也越来越大。针对无线充内部电源管理模块的需求,本文的主要研究目标是设计一款用于无线充内部的宽输入范围Buck型DC-DC转换器。本文设计了一种基于脉冲宽度调制(PWM,Pulse Width Modulation)的峰值电流型降压转换器。首先在电感伏
随着计算机网络技术迅猛发展,信息的保密性和安全性受到严重挑战,解决信息传输时的安全问题变得刻不容缓。AES(Advanced Encryption Standard)算法作为主流加密算法,能够提高数据的安全性。I2C控制器作为MCU中重要的串行数据传输模块,只能传输明文数据,缺乏加密认证机制,存在信息泄露风险。因此本文使用AES算法对数据进行加密,通过I2C控制器将加密数据以串行数据的形式发送,对
在当今社会的发展中,集成电路上的晶体管尺寸和体积在不断的缩小,然而以电容型为代表的元器件尺寸没有获得突破性地缩小。现代可穿戴智能电子设备的快速发展同样要求电容型能源存储单元微型化以满足一体化系统的应用。近年来,凭借着快速充放电,高功率密度和长循环寿命的优良特性,基于电化学双电层效应的微型超级电容器(MSCs)得到了广泛关注和快速发展,其易微型化、柔性化、集成化的多功能特性使得电容型元器件有望同样遵
随着半导体行业设计、器件、工艺的高速发展,集成电路的规模也不断增大。尤其在图像处理领域方面,既要求高分辨率、高实时性、高精度的处理能力,又要具备小型化和低功耗特性,这给嵌入式图像处理系统架构设计提出了巨大的挑战。为了实现嵌入式图像处理系统最优化设计,兼顾性能、功耗和面积,采用专用集成电路(Application Specific Integrated Circuit,ASIC)设计模式对特定图像算
随着半导体工艺节点的不断发展,当半导体工艺节点进入45nm节点以下,提升光刻分辨率变得越来越难。由于光刻设备短期内很难获得突破性进展,双重图形技术被设计并应用来提升光刻分辨率。双重图形技术只需要基于现有光刻设备进行两次连续光刻,就可以将最终生成图形的最小间距缩小为单次光刻最小间距的一半,从而有效提升光刻分辨率。双重图形技术是一种性能出众且成本较低的技术,在当今集成电路设计先进工艺中被广泛使用。双重
氮化镓(GaN)作为第三代宽禁带半导体材质(Eg=3.4eV),具有电子饱和速度高、介电常数小、导热性能高和穿透场强大等良好的材质特性,是现代社会中使用较为普遍、发展趋势最强劲的第三代半导体材料之一。采用铝镓氮/氮化镓(AlGaN/GaN)异质结等常规的结构来实现材料的生长和器件的制备逐渐走向成熟。并且使用AlGaN/GaN异质结构在制造电子器件和功率器件等方面已经实现了飞跃式的进展。在基于大尺寸