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随着集成电路工艺制程不断发展,硅片上晶体管的集成度进一步走向后摩尔定律,然而浪涌静电电流对电子元器件的破坏造成的损失正在逐年上升,本文通过研究片上抗浪涌静电防护器件的失效及防护机理,分别基于0.5μm CDMOS(Complementary and Double-Diffusion Metal-Oxide-Semiconductor)工艺、0.25μm BCD(Bipolar-CMOS-DMOS)工艺设计了多种不同结构的片上 ESD(ElectroStatic Discharge)器件并分别与5V、3.3V供电RS485(Recommended Standard 485)芯片进行片上集成实验研究。在研究的过程中本文探讨以下关键问题,其一,针对单个齐纳二极管的正向触发电压不高,正反触发电压差异较大的特点,研究正负信号范围RS485总线芯片的静电防护方案;其二,CDMOS 与 BCD 工艺下 SCR(Silicon Controlled Rectifier)器件具有高的触发电压和低的维持电压,高触发电压器件将无法保护内核电路,低维持电压器件在ESD响应过程中可能引发闩锁效应,如何通过器件结构与响应原理来改进这两对矛盾是本文研究的问题;其三,本文探究多叉指DDSCR(Dual-Direction SCR),就如何提高叉指开启数目、提升电流均匀泄放的能力展开论述;其四,如何将ESD防护器件与RS485芯片片上集成实现高静电防护整体芯片。就如何解决以上关键问题,实现高鲁棒性ESD防护器件与片上集成系统,本文围绕以下四部分展开研究:(1)研究了 ESD防护器件原理并进行等效电路仿真与分析,通过研究器件的寄生通路,将串联二极管结构、SCR器件、DDSCR器件、GGNMOS(Gate-Grounded N-channel Metal Oxide Semiconductor)等结构的寄生参数等效为电路模型,基于0.25μm BCD工艺进行PW(P Well)/NW(N Well)型DDSCR器件进行对比仿真分析,瞬态响应表明DDSCR器件维持电压Vh随寄生NPN晶体管与PNP管基区尺寸变化,并且NPN基区尺寸的影响更加显著,在0.3A瞬态电流仿真,寄生NPN基区尺寸增大3μm时,箝位电压增大2.41V,寄生PNP管基区尺寸增大5μm箝位电压仅增大1.85V。(2)提出与改进了一种DDSCR器件,进行工艺仿真优化器件结构,以及展开ESD器件的结构仿真与研究,利用SILVACO工具建立器件的结构模型并研究器件触发电压Vt的控制机理、保护环(Guard Ring)对正负维持电压Vh的影响,基于0.5μm工艺仿真PW/NWD(Deep N Well)型DDSCR器件,其I/V曲线表明触发电压Vt受雪崩击穿面载流子插杂浓度控制,从而可通过在PW/NWD型DDSCR器件击穿面处进行跨阱注入将原有击穿面PW/NWD改变为P+/NWD并改善器件的Vt;基于0.25μm工艺进一步研究HV-NW(High Voltage N Well)/P+(in PW)型器件保护环是否与阴极连接对维持电压的影响,保护环连接阴极时反向维持电压将低于正向维持电压。(3)完成了片上集成ESD器件的物理设计并对流片器件进行验证,基于0.5μm工艺流片实现齐纳二极管串结构ESD器件,器件面积为709μm×465μm,并进行TLP(Transmission Line Pulse)测试,I/V曲线表明该器件正负ESD能力分别达到16.25kV和19.17kV,该结构存在寄生三极管通路与达林顿效应,正负触发电压分别为13.73V、13.05V与设计值15.1V相比偏小,基于0.5μm的跨阱注入P+/NWD型器件正负ESD能力分别达到16.25kV和19.17kV,器件尺寸为105μm*287μm,基于0.25μm BCD工艺流片并测试HV-NW/P+(PW)DDSCR器件,正负触发电压分别为20.97V、17.12V,达到设计目标。(4)完成了芯片与ESD器件的片上系统集成研究、版图设计、流片验证与测试分析,本文推理了 RS485芯片驱动电路的ESD响应路径并综合ESD器件的响应窗口,提出RS485芯片自防护系统结构,流片验证了 ESD器件与RS485驱动电路共同进行ESD防护的片上集成系统,在0.5μm工艺片上系统TLP测试结果正负HBM防护能力分别为26.15kV、23.69kV,驱动电路与ESD总面积为726.65μm*464.31μm,在0.5μm工艺片上系统TLP测试结果正负HBM防护能力分别为20.86kV、17.88kV,驱动电路与ESD总面积为734.595μm*452.655μm。