随着集成电路技术的快速发展,片上系统的工作频率越来越高,其内部电路对高频时钟信号的要求更加苛刻,因而片内时钟电路的性能日益受到广泛关注。延迟锁相环(Delay-Locked Loop,DLL)具有输出时钟抖动较低、环路稳定和快的锁定速度等性能,因而广泛用于时间数字转换器(Time to Digital Converter,TDC)的时钟产生电路。基于此,本文研究设计一种应用于TDC的延迟锁相环电路。主要包括以下内容:首先,本文介绍了DLL的基本结构,详细地讨论了其中各关键模块,分析了DLL系统的小信号模型、噪声传递特性和锁定范围等,并根据系统的噪声特性和指标要求确定了系统中的相关重要参数。其次,本文设计了DLL的各功能模块电路,主要包括鉴相器、电荷泵、压控延迟线、防错锁检测电路和启动控制电路等。其中,鉴相器使用具有使能控制作用的逻辑门代替仅能克服死区效应的延时链,电荷泵采用电流反馈补偿等结构以减少电流失配与输出抖动,当其输出电压在0.39V～1.17V范围内变化时,失配率小于1.5%;压控延迟线采用双子带结构以拓展延时范围,且延迟单元采用传统单端结构。最后,本文采用SMIC 0.18μm CMOS工艺设计了一种DLL系统结构,绘制了DLL系统物理版图,并进行了后仿真。后仿真结果显示,本文设计的DLL电路工作频率范围为300MHz～500MHz,锁定时间小于0.5μs,静态相位误差小于57.1ps,输出时钟抖动的峰峰值小于8ps,系统功耗小于9m W。