如今重力测量被运用在诸多领域,且发挥出的作用越来越大,而我国在此方面存在不足且受到国外限制。因此,为寻求小型化、低成本的高精度加速度计方案,本文就FPGA运用灵活,设计方便,且在信道解耦、不同信道信号的产生、滤波器设计和解调等功能实现上具有明显优势的特点,开发了一种基于FPGA的静电悬浮加速度计数字控制器与电容传感电路集成系统。本文设计的静电悬浮加速度计主要分为模拟电路部分与数字电路部分。首先分析电容传感电路与差分放大电路原理,并通过仿真得到的输出波形形状,验证出电路设计理论是正确的。然后以此为基础,分析并设计了加速度计的模拟电路部分,设置电路参数,制造实物检测电路板,确定FPGA如何实现各功能与其优势所在,按功能需求对FPGA进行编程设计,准备相应的模块插件,从而完成数字电路部分的设计。对设计好的加速度计实行实物测量,分别从电路中电荷放大器增益效果、检测电路板的检测效果和反馈控制系统的输出效果来进行验证。结果表明,其功能可用。并就以FPGA作为静电悬浮加速度计控制端的设计特点与国内外的研究成果进行对比。本文最后应对静电悬浮加速度计多自由度检测控制造成的耦合问题,提出一种不同于传统的分治设计的解耦方式,即对每个信道采用分时设计,将MIMO系统的合成任务减少到多个SISO系统,从而减少信道间的串扰,实现解耦。并且通过理论分析,推导状态反馈矩阵,建立简单仿真模型等,证明思路的可行性与优越性。