随着现代通信技术与数字信号处理技术的不断发展,系统对信号带宽的要求持续快速地增加。但随着CMOS集成电路工艺技术的提高,工艺特征尺寸不断减小,电源电压不断降低,信号输入范围不断减小,为保持相同的信噪比,必须降低电路的热噪声和电容,从而导致单片单工艺的ADC无法同时满足系统高速和高精度要求。为同时实现高速高精度的采样,时分交替ADC系统受到了越来越多的关注,并成为了未来的一个发展趋势。时分交替ADC系统通过采用M片低速高精度的ADC交替地并行采样,将系统的数据转换速率提高到单片ADC的M倍且精度保持不变。然而,由于生产工艺的原因,时分交替ADC系统各通道的ADC之间存在偏置、增益和时钟等多种失配,使得系统动态性能显著下降,不能有效地工作。因此,需要对时分交替ADC系统进行通道失配校准,减小甚至是消除失配,从而提升系统的动态性能。本论文首先分析了通道间各种失配产生的原因以及推导了各种失配对系统动态性能的影响。接着对现有的一些失配校准算法做了总结,分析了各自的优缺点。在此基础之上,重点研究了基于LMS算法的偏置、增益失配的自适应校准算法,并做了大量的仿真验证以及定点仿真,仿真结果表明此自适应校准算法能够有效地校准时分交替ADC系统的各项通道失配,提升系统的性能。最后,本论文基于ALTERA公司的StratixⅢ系列FPGA设计实现了偏置、增益失配自适应校准电路以及基于CycloneⅡ和StratixⅢ系列FPGA设计实现了高速LVDS接口电路,搭建了测试平台,实现了两通道14-bit 200Msps时分交替ADC系统。通过一系列的验证测试,结果表明偏置、增益失配自适应校准电路能够有效地校准偏置、增益失配,并且能够追踪由于温度,信号频率等环境的变化而引起的通道失配的变化。