随着通信系统的不断发展,各类应用对于通信系统的要求越来越高,而这对模数转换器（ADC,Analog-Digital Converter）的精度、速度和功耗都提出了进一步的要求。例如,77 GHz FMCW毫米波雷达无线通信系统一般要求ADC达到20 MHz以上的采样率,60 dB以上的SNR;WiFi 6E无线通信系统一般要求ADC达到320 MHz以上的采样率,45 dB以上的SNR;UWB超宽带无线通信系统一般要求ADC的达到500 MHz以上的采样率,38 dB以上的SNR。针对上述需求,本文对中速、高速和超高速ADC进行了研究和设计,主要内容如下:（一）针对FMCW毫米波雷达无线通信系统的需求,本文研究并设计了一款30 MS/s 12 bit的SAR ADC。芯片内部采用异步时序设计,采用栅压自举CMOS互补开关,减少电荷注入带来的非线性,提升采样线性度。设计了一款高速动态比较器,针对失调电压的问题设计了前台校准电路通过控制输入对管的衬底电压进行校准,蒙特卡洛仿真结果显示,校准后失调电压下降至-0.3～0.43 m V范围内;设计了一种非二进制带冗余的电容阵列结构,降低了高位切换时电压的建立精度要求。芯片采用55 nm CMOS工艺,测试结果显示,输入信号频率为9.873 MHz时,SNDR为58.05 dB,SFDR为60.51 dB,ADC核心电路功耗为0.92 m W,ADC的FOMW为46.9 fJ/cs。（二）针对WiFi 6E无线通信系统的需求,本文研究并设计了一款10 bit 400MS/s 2b/cycle高速SAR ADC。通过把比较器输入电压的差值以时域表征,提出了一种新型的2b/cycle结构,相对传统SAR减少了一半的量化周期,提升了工作速度。设计了一种改进型低功耗2b/cycle电容切换时序,相对于传统Vcm时序能降低了50%的开关时序功耗。设计了一种解码与DAC开关切换并行的控制逻辑,降低环路延迟提高控制逻辑速度。芯片核心版图面积为378μm×348μm。后仿真结果显示,在25℃TT工艺角下,输入频率为199.609 MHz时,ADC输出SNDR为56.6 dB,SFDR为71 dB,ADC核心电路功耗为6.7 m W,功耗效率FOMW为30.1 fJ/cs。（三）针对超宽带UWB无线通信系统的需求,本文研究并设计一款单通道超高速8 bit 800 MS/s两级Pipeline时间域Flash ADC。在电路方面上针对传统电压时间转换电路的线性度问题,设计一款高线性度电压时间转换电路输出SNR高达61.4 dB;采用4倍时间内插技术设计了一款高时间分辨率的时间数字转换器,来降低对电压时间转换电路的增益需求;两级之间设计了一款高速动态残差放大器,实现残差电压的两倍放大与传递,输出SNR为60.9 dB。芯片核心电路面积为370μm×180μm。后仿真结果显示,在25℃TT工艺角下,输入399.21875MHz时,ADC输出SNDR为47 dB,SFDR为62 dB,ADC核心电路功耗为8.05mW,功耗效率FOMW为54.8 fJ/cs。