基于现场可编程门阵列(Field Programmable Gate Arrays,FPGAs)的可靠性加固电路广泛应用于工业和军工领域,尤其在需要考虑单粒子翻转效应的航天领域中。为了开发高性能高可靠性的IP核,本论文的研究方向为基于FPGA的知识产权(Intellectual Property,IP)核的可靠性加固软件设计和验证技术。　　 基于FPGA-IP核的可靠性加固软件设计包括通用IP核的优化设计方法和IP核的网表级TMR设计方法。其中,通用IP核的设计是IP核可靠性加固设计的基础,本论文在快速傅里叶变换(Fast Fourier Transform,FFT)通用IP核的设计中,使用了流水线寄存的方法提高了电路的时序性能,利用三角函数的对称性减少了存储器的使用面积,同时还通过计算SQNR来比较不同参数条件下的量化误差,最后提出了一种利用数字信号处理软件对IP核进行仿真验证的方法。　　 IP核的网表级三模冗余(Triple Module Redundancy,TMR)设计是通用IP核经过综合映射后,在所形成的网表基础上进行的TMR设计,主要通过对原始设计的映射后网表进行三备份复制和在特定逻辑位置插入一定数目的表决器逻辑来实现。本论文首先分析了FPGA映射后网表结构,对网表中的节点及其连接关系进行了有向图的提取,并提出了一种基于关键路径的表决器插入算法来实现TMR优化设计,该算法避免了在关键路径上插入表决器逻辑,从而缓解了三模冗余设计中插入表决器时增加延时的影响。实验结果表明,本算法可以有效地解决反馈环路导致持续错误的问题,提高FPGA中TMR设计的时序性能。与国外同类算法相比,本算法在不降低电路可靠性的前提下,以不到1%的面积开销,使得关键路径延时有效减少3%-10%,同时算法运算速度平均提高35.4%。　　 IP核可靠性的验证方法主要包括静态随机存储器(Static Random-AccessMemory,SRAM)故障注入方法和利用嵌入式逻辑分析仪系统进行板级验证的方法。本论文在SRAM位流码产生原理的基础上,提出了一种修改SRAM位流码实现SRAM错误注入的方法,从而有效模拟SRAM翻转对FPGA用户电路功能的影响。嵌入式逻辑分析仪系统已经广泛应用于FPGA的板级验证,本论文提出了一种基于复用联合测试行动组(Joint Test Action Group,JTAG)接口的嵌入式逻辑分析仪的实现方法,该方法通过布局布线约束实现JTAG接口的复用,并利用JTAG接口来修改控制FPGA内部的寄存器从而实现对采样信号的重新选择。同时增加了FPGA配套软件系统对片内逻辑分析仪的支持。测试结果表明,与某商用工具相比,根据该方法实现的片内逻辑分析仪对采样信号进行N分组后,在同等条件下所需的片存储器储资源降低到1/N,同时使设计时序的稳定性得以保证。　　 综上所述,本论文主要提出了1)针对通用IP核设计优化方法,2)IP核的可靠性加固软件设计优化方法,3)SRAM错误注入方法以及使用嵌入式逻辑分析仪系统进行板级验证的方法,同时在实验室自主研发的FPGA芯片上进行了仿真验证和设计实现。芯片的测试结果进一步验证了本论文所提出的IP核可靠性加固软件设计和验证方法的有效性。