随着集成电路的发展,嵌入式产品的应用越来越广泛。但与此同时,一些应用场合对嵌入式产品的安全性提出了很高的要求,其中,对抵抗功耗分析攻击的要求尤为高。恒定功耗单元是抵抗功耗分析攻击十分有效的方法,而WDDL技术因具有资源消耗低、可移植性、可设计性等特点而得到广泛研究。本文重点研究了基于WDDL的抗功耗分析攻击DES密码电路的设计与实现。首先,本文介绍了功耗分析攻击的物理基础,阐述了各种功耗分析攻击技术的原理与方法,分析了现有的抗功耗分析攻击措施的优缺点,确定了本文基于WDDL的密码电路设计路线。其次,本文设计了基于FPGA的WDDL半定制设计流程,并在FPGA上实现差分布线。同时,本文设计了实测功耗分析攻击平台对设计的抗功耗分析攻击密码电路进行测试分析。最后,根据FPGA设计的成功经验,本文实现了基于SMIC-0.18um工艺的WDDL密码电路,设计了WDDL的ASIC设计前端和后端流程,并提出交叉线的差分布线方法,提高了差分布线负载平衡效果。同时,本文还设计了基于电子设计自动化软件的仿真功耗分析攻击平台,对WDDL的ASIC抗功耗分析攻击密码电路进行了测试评估。论文中给出了仿真和实测结果。实测结果表明,FPGA的抗攻击DES密码电路在50万条功耗轨迹下仍然未能攻破。仿真验证表明,攻破ASIC的抗攻击DES密码电路所需要的功耗轨迹数量是攻破无防护密码电路所需要功耗轨迹数量的150倍,WDDL的DES密码电路的抗功耗攻击能力大幅提高。