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近些年来,无线宽带通信系统的迅猛发展促进着宽带低功耗和高动态范围模数转换器(ADC)的快速发展。连续时间Sigma Delta调制器相比于离散时间Sigma Delta调制器由于具有低功耗和内在抗混叠性能而被广泛采用在宽带数据转换系统中。在诸如IEEE 802.11ac中定义的5G Wi-fi等协议中,对数据转换提出了更高带宽和更高精度的要求。这种趋势意味着调制器将采用更高的采样频率,因为过采样率一般在10倍至20倍之间。高采样频率的一个关键瓶颈是连续时间Sigma Delta调制器中的过量环路延时。传统的调制器设计通常会允许半个时钟周期的环路延时并进行补偿,因此也限制了系统的最大采样频率。本文从连续时间Sigma Delta调制器的噪声传递函数(NTF)入手,对NTF进行修饰,设计一个真分式噪声传递函数并综合,使调制器所允许的最大环路延时提升至两个时钟周期。当环路允许的最大环路延时延长之后,可以采用高能效的逐次逼近型(SAR)ADC作为内部量化器,既充分利用扩展的环路延时,也能有效发挥SAR ADC的高能效性。基于这种方法,本设计首先利用Matlab综合出真分式噪声传递函数,然后依托于Simulink仿真平台搭建系统并建模,采用反馈-前馈混合结构的三阶调制器结构,模拟各种非理想因素比如运放的有限增益带宽积、有限延时以及时钟抖动等对整个系统性能的影响,确定了各个电路模块的具体指标参数。接着用Spectre工具进行Verilog-A级建模,得到模块的电路参数如积分器的电阻电容和反馈电流等。最后,完成各个模块包括积分器、量化器、寄存器、反馈DAC和时钟模块的设计。本文设计的Sigma Delta调制器采用TSMC 0.13μm CMOS工艺实现。工作在640MHz的时钟频率下,功耗约为27.2mW,在1.2V的电源电压下达到80.38dB的SNDR。