数字集成电路的迅速发展,设计的规模日益增大,产品更加的复杂,设计周期不断的减少,使得验证工作的难度不断地增加。同时,验证工作消耗的时间在设计周期中占据较大的比重,先进的验证方法一方面可以提高工作效率,另一方面是集成电路功能正确性的保证。基于SystemVerilog语言的通用验证方法学——UVM,集成了面向对象编程、动态线程和线程间通信等特性,同时还为验证提供了一些如约束、功能覆盖率等一些独有的特性,提高了验证的效率和验证的质量。本文分析了UVM的架构和平台中的主要组件的功能,同时对UVM中的congfig_db、phase、sequence几种机制在平台中如何工作以及UVM各组件之间的通信连接接口进行了研究。本文的验证对象是DSP芯片中的时钟数据恢复模块,基于UVM验证方法学搭建时钟数据恢复模块的验证平台是本文的研究核心。本文针对时钟数据恢复系统的架构,依据研制规范和研制需求解析模块内部的功能和逻辑实现的方法、划分功能点,在对比分析基于Verilog语言的传统验证方法和基于SystemVerilog语言的UVM先进验证方法学目前国内外研究的基础上,采用基于SystemVerilog语言的UVM验证方法,设计了时钟数据恢复模块的UVM验证平台,通过引入三个Agent分别产生和驱动仿真激励、采集中间结果和最终输出结果;通过建立用例库,引入可回归性的测试用例,采用覆盖率驱动的验证流程确保验证的完备性;通过虚拟sequence管理平台中sequence的启动顺序,构建用例的场景,完成了时钟数据恢复模块的系统验证。结果表明:基于UVM验证方法学的时钟数据恢复模块的系统验证平台,使用较少的验证用例、缩短了验证的时间、提高了验证的效率,完成验证任务。最后,根据覆盖率报告,代码覆盖率和表达式覆盖率达到了95%以上,功能覆盖率达到了100%,满足了项目的要求。