工艺特征尺寸的日益减小使得集成电路在集成度和性能方面不断获得提高,但与此同时,电路功耗密度也急剧上升。功耗不但直接影响芯片的封装形式与成本,而且过高的功耗将导致芯片温度上升、电迁移效应和电压降等问题,直接影响芯片的可靠性,电路功耗已经成为芯片发展的重要瓶颈之一。而且随着人们的环保意识逐渐增强,对电子产品移动性能的要求也越来越高,这些都迫使设计者将精力越来越多地投入到集成电路功耗的评估及优化方法的研究,低功耗技术已经成为芯片设计的关键技术。　　 本文主要研究了ASIC芯片的功耗分析方法和低功耗技术在芯片物理设计中的应用与实现。首先阐述了CMOS集成电路中功耗的物理来源,然后基于实验室智能卡芯片项目和电力线载波通信芯片项目,分析了不同的功耗分析方法的应用。分别从工艺级、电路级、逻辑综合级和物理版图级分析了一些业界主流的低功耗方法,其中以智能卡芯片为例详细分析了操作数隔离和门控时钟的实现方法及其优化效果。同时以中芯国际(SMIC)65nmLL工艺为例对低功耗方法所需的一些特殊单元做了简单的研究。　　 纳米工艺下泄漏功耗急剧上升,降低泄漏功耗成为芯片低功耗设计必须解决的问题。本文提出了递进式综合的策略,即在使用门控时钟和操作数隔离等方法完成逻辑综合,优化动态功耗的基础上,再使用多阈值电压技术进行二次综合,优化泄漏功耗。同时对不同多阈值电压的实现方法进行了分析比较,在整个物理设计流程中采用了限制低阈值单元(LVT)使用率的方法,进一步减小时序优化过程中造成的泄漏功耗。　　 基于Synopsys设计平台研究完成实验室首个基于65nm工艺的项目BES8000中的预编码模块(tx_precoding)的物理设计。主要在电路级(RTL级)、逻辑综合级和物理版图级进行低功耗设计实现。在电路级与前端工程师合作,采用Load-Enable风格进行RTL编码,在逻辑综合过程中借助Power Compiler进行门控时钟插入及优化,提高了门控时钟的覆盖率,极大降低了芯片的动态功耗；物理版图阶段主要采用了门控单元合并及摆放优化、低功耗时钟树综合和分步布线的方法,在保证时序的前提下取得了很好的功耗优化效果。最后总结出了一套适合于实验室设计环境的纳米级低功耗设计流程,为实验室今后的纳米级芯片低功耗设计提供参考。