模数转换器(Analog-to-Digital Converter，ADC)是现代通信系统中的重要组成单元。随着数字信号处理技术的高速发展，ADC作为模拟域和数字域的接口，在整个通信链路上不断前移，从而对其速度、精度和功耗提出了更高的要求。当CMOS工艺进入到先进的深亚微米时代，数字集成电路可以工作在更高的速度，而模拟集成电路设计却面临更多的约束和挑战。因此，深亚微米工艺下ADC的研究成为当代混合信号电路设计的重要课题。　　本文基于4G无线通信系统的需求，采用SMIC65nm1P7M Logic CMOS工艺，设计了一款12比特100MSPS采样率流水线ADC。从基本工作原理出发，对各个主要模块的误差来源进行分析，为流水线ADC的系统设计奠定了理论基础。在整体架构上采用1.5比特/级和2.5比特/级相结合的方式，分配各级转换精度，从而优化芯片整体功耗和面积。为了满足低功耗的设计要求，去除传统结构中的采样保持电路，并且对第1级工作时序进行相应的调整。依据系统噪声的分析，采用逐级递减技术确定各级采样电容值。各级运算放大器采用增益增强型的折叠共源共栅结构，在直流增益和单位增益带宽上都满足了设计要求。各级比较器采用改进的预放大-锁存器结构，在满足高速、低失调等设计要求的同时，相对于传统结构节省50％静态功耗。最后，根据深亚微米工艺下混合信号集成电路版图实现的规则，完成了该流水线ADC的版图设计。　　仿真结果表明，在1.2V电源电压下，差分输入信号摆幅为1Vpp，电路功耗为32mW，芯片面积为5mm2。在采样时钟频率为100MHz，输入信号频率为23MHz时，无杂散动态范围为84dB，信噪失真比为69.8dB，有效比特数为11.3比特。本设计对于深亚微米工艺下的数模混合电路及其版图设计，均有很好的参考价值。