随着智能功率集成电路逐渐向大功率、低功耗、高集成度方向发展,对半导体衬底材料和器件性能提出了更高的要求。SOI衬底结合沟槽技术带来的全介质隔离使大功率器件更容易与周边控制电路CMOS集成,在智能功率集成电路尤其是绿色电源管理芯片中的应用日益引起重视。SOI LDMOS功率器件以其高耐压、与CMOS工艺兼容的优势成为功率器件的研究热点。基于SOI衬底的超结LDMOS由于漂移区是由P型掺杂、N型掺杂相间的P、N柱区构成,在相同漂移区掺杂浓度下,能够实现更高的耐压。　　 S01超结LDMOS结构中由于衬底辅助耗尽效应造成P、N柱区电荷不平衡问题制约着器件的设计与制造。通过分析衬底辅助耗尽效应的物理机理,利用泊松方程定量研究了漂移区电荷失配问题,进而指导器件设计和制造。通过SentaurnsTCAD对二维纵向剖面和横向剖面的掺杂浓度进行分析,结合三维器件性能分析,提高了仿真速度。针对三组不同漂移区掺杂浓度,通过三次离子注入对P、N柱区离子注入剂量及能量进行优化,实现漂移区掺杂浓度均匀分布。设计SOI超结LDMOS器件工艺制程,制备版图,进行流片。　　 通过对不同漂移区掺杂浓度的SOI超结LDMOS器件直流电学性能测试分析发现,当漂移区掺杂浓度增大时,器件开态漏电流增大,开态电阻减小,在较低栅偏压下的输出特性曲线出现扭曲现象,而且关态泄漏电流增大。漂移区长度为5μm、掺杂浓度为8×1015cm-3的SOI超结LDMOS器件击穿电压达到70V、开态电阻1.11Ω·mm2,与同一漂移区掺杂浓度SOI LDMOS器件比较,击穿电压提升45％.　　 针对不同于常规超结结构的几种超结器件的击穿特性进行了研究。与常规SOI超结LDMOS击穿电压50V相比,当P柱区远离漏端时,击穿电压提高40%;宽N柱区、窄P柱区结构能提高击穿电压4%;接近沟道区N柱窄、接近漏端N柱宽的梯形N柱区结构能提高击穿电压16%;被N柱区包围的岛型P柱区结构击穿电压提高20%;针对0.5μn工艺,最佳P、N柱区设计宽度为1μm。