【摘 要】
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在当今的高速有线通信中,以SerDes为基础的串行传输方式成为研究的热门。SerDes是串行器（Serializer）和解串器（Deserializer）的缩略词,意在将多路并行的低速数据合并成一路串行高速数据发送,再在接收端接收后将数据恢复成多路并行的低速数据。正如无线通信系统那样需要产生本振时钟来完成信号的调制、解调,在SerDes有线链路中,同样需要有时钟模块产生“本振信号”来配合系统接收端
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在当今的高速有线通信中,以SerDes为基础的串行传输方式成为研究的热门。SerDes是串行器（Serializer）和解串器（Deserializer）的缩略词,意在将多路并行的低速数据合并成一路串行高速数据发送,再在接收端接收后将数据恢复成多路并行的低速数据。正如无线通信系统那样需要产生本振时钟来完成信号的调制、解调,在SerDes有线链路中,同样需要有时钟模块产生“本振信号”来配合系统接收端和发送端完成正确的数据收发。锁相环的重要功能是利用本身的反馈调节能力,在各种工艺偏差和温度变化下产生持续稳定频率的时钟。本论文的设计目标是基于UMC28nm CMOS工艺下,设计出一款能够支持PCIE4.0、Rapid IO、Fiber Channel、Ethernet等多个协议的锁相环时钟系统。主要研究内容包括:对锁相环电路模型和环路理论进行分析,设计可编程环路带宽,解决在多工作频率点切换下保持环路充足的相位裕度问题。论文对比了各种结构的电感电容压控振荡器之间的优劣,在此基础上选择最优结构,设计了单个电感压控振荡器能够覆盖9G-17GHz的超宽可调频率范围,并采用压控电容阵列补偿由超宽频率调节范围带来的压控振荡器调节增益变化。测试结果显示,12.5GHz的输出频率下可以实现-96.15d Bc/Hz@1M的相位噪声。为了最大化锁相环系统支持的输入参考范围,设计了9位信号控制的多模分频器级联以实现8-511的可调整数分频比,配合三阶DSM调制器实现小数分频功能。最后,为了实现低抖动输出,高质量片上电源管理模块必不可少,本论文设计了高性能电压基准源的其电源抑制比最差可达-45d B@10MHz,平均温度系数为C)125-C40C@(-21.6ppm/。。。。此外,本论文采用了低压差线性稳压器,使用双环路电压折叠式LDO结构,实现全片内集成,并且根据应用在不同模块下的电流不同,LDO的最大输出电流可配置,该稳压器的快速响应环路的平均带宽为10MHz,电源抑制比在满载情况下最差为-17.8d B@1.1GHz。
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