4G移动通信芯片技术瓶颈之一是射频接收端多频多模的指标要求。传统方案是设计多个独立的信号通道，用不同通道满足不同频率和模式的信号，其缺点是不同通道之间的信号干扰严重，面积功耗较大。软件无线电提供了另外一种解决思路，从天线接收的信号经过低噪声放大器后直接由一个超宽带模数转换器（Analog-to-Digital Converter， ADC）在射频域量化，所有频率和模式的信号都在数字域完成解调操作。软件无线电无需区分不同频率模式，大大降低了射频域的设计难度，具有很好的灵活性，是很有前景的一个研究方向。软件无线电所需的超宽带ADC往往采用时间交织ADC结构，由多个相对低速的单通道ADC并行操作实现高速量化。目前有一种新兴的单通道ADC架构方案，即逐次逼近式模数转换器（Successive-Approximation-Register，SAR ADC）。　　SAR ADC是一种常见模数转换器架构，具有功耗低，面积小，高度数字化，转换延迟小的特点，通常用于低功耗中低速中高精度的应用场合。近年来，由于 CMOS工艺的进步以及异步时钟技术的提出，高速SAR ADC技术得到长足发展，同样精度下采样率已经与闪速型ADC（Flash）接近，达到GHz级别，在功耗和面积方面则优势明显，因此是目前高速ADC的热门技术。本文的研究重点就是高速低功耗SAR ADC的设计和实现，目标是能满足超宽带ADC单通道的指标要求。　　本论文的主要工作内容包括：　　第一，采用先进的65nm TSMC CMOS1P6M工艺，结合多个创新的高速技术，设计并流片验证了一款10位160MS/s的低功耗SAR ADC芯片。本款芯片实测结果能够在采样频率160MHz，输入为30.1MHz正弦波的情况下，信号噪声失真比（SNDR）达到52.9 dBFS，无杂散动态范围（SFDR）达到65 dBc，微分非线性（DNL）和积分非线性（INL）分别为-0.47/+1.66LSB和-1.06/+1.18LSB，功耗9.5mW，芯片面积仅为250×200μm2。　　为了实现160MHz的高速性能，本文在全局上给出系统级的解决方案，例如异步时钟控制，上极板采样方式，分段式电容阵列，低功耗设计，高速数字信号完整性设计等等；在局部模块层面，通过优化比特循环中各个环节的延迟，实现了400皮秒以下的单比特循环时间。其中采样保持电路采用了一种新型的满摆幅预充电自举开关（Pre-charge Bootstrapped Switch），缩短了采样建立时间，有效减少了自举电容，节省了芯片面积。数模转换器（DAC）模块采用部分“Set-and-down”的方式，在保证 DAC稳定速度的同时减小共模电压变化，缓解比较器动态直流失调问题。全动态高速低噪声比较器采用了自复位内部时钟控制，可满足2GHz以上的转换频率。SAR逻辑电路则采用一种全新的“开窗式”电路来替代传统移位寄存器结构，使得量化结果不需要经过触发器延迟而直接输出给DAC，逻辑电路不仅延迟减小至最低，功耗面积也得到优化。　　第二，信号完整性对于保持高速电路性能尤为关键。对于片上部分，本论文对数字、模拟、缓冲模块进行了合理地隔离和屏蔽，减小彼此衬底干扰；合理使用解耦电容，改善电源噪声，有效保持ADC精度；划分不同电源域从根本上隔离电源间的干扰；采用高速低噪声 CMOS缓冲器，有效降低了短路电流，改善了输出信号、电源和地的抖动并增加驱动能力。而 PCB板级部分也采用了差分信号走线，大小解耦电容组合，输出数字端口接地环路最小等方法保证良好的精度性能。　　第三，采用自顶向下的混合信号设计流程。首先通过 Matlab行为级仿真确定关键参数，再用Cadence进行晶体管级仿真，优化电路达到指标，然后进行版图设计，通过DRC、LVS验证后，LPE提取寄生参数进行后仿真，继续优化电路，以真正达到设计指标。最终把加工文件GDSII送代工厂加工，并独立设计PCB，测试和分析结果。