五十年多年来，半导体集成电路技术不断提高，向着高集成度，高性能，低功耗和多功能的方向发展。这得益于构成其基本单元的MOS器件特征尺寸的不断缩小。由于传统的平面体硅器件已经不能满足设计要求，目前产业界已经引入了新材料和新器件结构。在新材料方面，引入了高-k栅介质/金属栅（high-k/metalgate，即HK/MG）的技术。在新结构方面，引入了多栅结构(三栅晶体管，tri-gatetransistor)，并且未来多栅器件结构仍然会进一步发展，在小尺寸极限下成为围栅纳米线器件。由于围栅纳米线器件具有更为优秀的栅控能力和短沟特性，而且表现出增强的准一维输运机制，所以有望在未来10纳米以下的CMOS技术中得到应用，并成为器件尺寸缩小的最终结构。　　另一方面，器件面积不断减小，新型栅材料以及新器件结构的引入，也使栅介质层陷阱相关的可靠性问题出现了新挑战，传统的可靠性表征和研究方法在纳米尺度器件中不再适用。再者，介质层陷阱作为一种新的涨落源，可以引入额外的器件性能的动态涨落。所以，上述介质层陷阱相关的新问题会影响集成电路工作特性。　　本论文正是对上述问题进行了系统的研究。在新材料方面，首先研究了平面结构新型栅介质器件中的NBTI随机性相关的动态涨落。利用提出的新表征方法，实验研究了DC/AC NBTI引入的动态涨落。进而研究了纳米尺度下NBTI退化的时域统计分布函数，以此代替传统的研究阈值电压漂移随时间演化的方法。在新结构方面，研究了围栅纳米线器件中栅介质层陷阱相关的主要问题。首先研究了纳米线器件中的NBTI平均效应和涨落效应。而后研究了纳米线器件中的RTN效应，采用了漏电流和栅电流RTN相结合的表征方法，系统研究了空穴陷阱和电子陷阱的主要行为。最后实验研究了量子限域效应对RTN的影响。　　为了研究纳米尺度新型栅介质平面结构MOS器件中，NBTI效应及其动态涨落，本文提出了STR的表征新方法，首次实验表征了NBTI(DC)随机性引入的循环间涨落(CCV)的影响，结果表明CCV的效应影响显著。因而在对NBTI效应的分析中我们要结合器件间的涨落(DDV)，考虑二维的阈值电压漂移涨落(DDV+CCV)。而后从实验上提取了该动态涨落的时间依赖关系。建立了NBTI引入的动态涨落的物理模型，以此解释了主要的实验现象。通过提取单陷阱占据几率的时域分布函数，研究了纳米尺度下NBTI效应的随机性，解决了传统的研究阈值电压漂移随时间演化方法在小尺寸下不适用的问题。　　由于实际的数字电路工作在高频AC条件下，因而我们进一步实验研究了纳米尺度新型栅介质平面结构MOS器件中AC NBTI引入的动态涨落。提出了ACSTR表征方法，分别研究了两种不同的涨落源，即工作周期CCV和时钟CCV。首次从实验上提取了该动态涨落的频率依赖关系。通过提取单陷阱占据几率的频率依赖性，研究了纳米尺度下单陷阱NBTI效应的频率响应。最后以SRAM单元为例，研究了NBTI引入的动态涨落对电路特性的影响，为电路的抗涨落设计给出了指导。　　对于新结构器件，前面提到了围栅纳米线器件具有诸多优秀的本征特性，但是在也可能带来栅介质陷阱相关的新问题，对这些问题的研究关系到未来纳米线器件是否可以真正应用于集成电路制造。因而在本文中，首次实验研究了围栅硅纳米线器件中NBTI的平均效应和涨落效应。利用传统MSM方法，实验研究了纳米线器件中NBTI的平均效应，进而分析了其具有的不同于平面结构器件的新特点。利用STR方法，实验研究了纳米线器件中NBTI效应的CCV涨落。实验提取了围栅纳米线器件中，单陷阱的NBTI效应，结果表明纳米线器件结构对单陷阱幅值有增强作用。因而在未来基于纳米线器件的电路中，应该重点考虑少数或单一陷阱的退化和涨落效应。　　除了上述NBTI引入的动态涨落，本文进一步实验研究了围栅硅纳米线器件中，漏电流和栅电流的RTN效应。首次研究了量子限域效应对漏电流RTN时间常数的影响。基于多声子理论，建立了纳米线器件中RTN效应的全量子模型，以此从物理上解释了主要的实验现象。实验表征了纳米线器件中，栅电流的RTN效应，通过与漏电流RTN效应的对比，分析了电子陷阱和空穴陷阱的不同行为。　　以上研究，为纳米尺度MOS器件中，栅介质陷阱相关的可靠性设计和抗涨落设计提供了指导。