人工智能的应用日益广泛,方便了人们的生活。卷积神经网络（Convolutional Neural Network,CNN）是人工智能的一个重要分支,在图像分类、语音识别等领域被广泛应用。CNN的主要实现方式包括CPU、FPGA、GPU和ASIC,其中基于FPGA的实现由于具有设计灵活、功耗较低等优点,越来越受到关注。但基于FPGA实现CNN也面临着如何使用片上资源获得更大的算力、如何实现高吞吐率等挑战。本文将运算量最大的卷积层作为重点,研究了基于FPGA的CNN优化实现技术。通过将这些技术用于实现快速超分辨率卷积神经网络（Fast Super-Resolution Convolutional Neural Network,FSRCNN）,对这些优化技术进行了实验验证。主要工作如下:分析了卷积层计算过程中存在的并行性,为性能优化提供依据。研究了计算单元优化技术并设计了两类高效计算单元。基于一维Winograd算法和卷积分解的思想,设计了一种高效卷积计算单元（Efficient Convolutional Element,ECE）,减少了FPGA片内乘法器（DSP）的使用。根据DSP的特点和乘法运算过程,实现了一种只使用一个DSP就能同时计算A×C和B×C的高效乘法计算单元（Efficient Multiplication Computation Unit,EMCU）,其中A和B为8bit的有符号数、C为8bit的无符号数;基于乘法分解的思想对EMCU进行了优化,改进后的EMCU单元在A、B、C的位宽为13bit时也能工作。基于Zynq-7035 FPGA对FSRCNN进行了优化设计。比较了单卷积层处理器（Convolution Layer Processor,CLP）和多CLP结构的优缺点,基于多CLP结构实现FSRCNN。对FSRCNN进行定点,且模型精度损失不超过4%。设计了缓冲模块,以满足卷积计算单元对数据的需求。使用流水线技术对CLP内部及各层CLP之间进行优化,提高了FSRCNN的工作频率。对各层CLP进行并行度优化,提高了流水线工作效率。将ECE和EMCU应用于FSRCNN中,减少了DSP的用量。实验结果表明,本设计使用的高效卷积计算单元、高效乘法计算单元、流水线优化、并行度优化等优化实现技术可以提升DSP资源的算力、提高CNN的吞吐率。本文在FPGA上实现的FSRCNN可以将360×202的图像重建为1080×606的图像,其工作频率可达150MHz,吞吐率可达250GOPS（Giga Operations Per Second,每秒十亿次运算数）,与5600G CPU相比实现了949倍的加速。