高性能系统芯片SoC设计中面临了一个很大的难题：嵌入式处理器(如ARM7TDMI)的高主频与片外存储器的低读取速度极不相配,很大程度上限制了处理器的效率。目前广泛采用的解决方案是在嵌入式系统中加入片上高速缓存Cache和存储管理单元MMU。MMU中的地址转换后备缓冲器TLB就是完成虚实地址转换、实现存储保护的关键部件,它是页表Cache,用来保存最近使用的页表项以及它们的访问权限控制信息。 本文以自主研发设计的一款基于ARM7TDMI内核的SoC芯片--Garfield4Plus为研究对象,用全定制的方法设计并优化了与内核相匹配的TLB宏单元,以期能够提高内核的性能,使其在典型情况下频率达到100MHz,面积和功耗尽可能小。在充分理解MMU、存储访问原理及地址转换过程的基础上,通过合理地划分结构和选择参数,设计并实现了TLB宏单元。根据TLB的数据流向和时序特点,设计相应的状态机以控制TLB正常运作。采用动态电压缩放(Dynamic Voltage Scaling,DVS)技术对正确实现的TLB宏单元进行功耗优化。此外,建立TLB的Verilog仿真模型来模拟TLB的外部行为以提高仿真的速度,方便分析和调试。采用上海中芯国际(SMIC)0.18μm 1.8V/3.3V标准CMOS工艺最终实现的TLB宏单元面积为0.448mm×0.342mm=0.153mm2。建立Nanosim+VCS联合仿真平台对所设计的TLB宏单元进行仿真,结果表明：主时钟频率100MHz,仿真温度25℃,内核电压1.8V条件下,TLB功能完全正确,平均功耗为2.115mW。把该TLB宏单元内嵌于Garfield4Plus SoC内核中进行流片,测试结果表明：常温、内核电压1.8V条件下,TLB功能完全正确,最高主频大于132MHz。