本文基于TSMC0.18m的1P6M工艺，设计了一款应用于SoC系统的逐次逼近型模数转换器（SAR ADC）。整个电路包括模拟电路部分和数字电路部分。其中，模拟电路主要包括包括数模转换器电路、比较器电路、带隙基准电路和辅助电路。数字电路主要包括逐次逼近寄存电路和时钟频率转换电路。在数模转换器电路的设计中，本文在传统数模（D/A）转换器电路的基础上进行了改进。通过设计成分段式二进制加权电容阵列的结构，并将采样电容嵌入到D/A转换电容阵列中，既保证了采样精度，又有效地节省了芯片面积。同时通过下极板采样技术减少电荷注入效应和时钟馈通效应的影响。在电容阵列的设计中，利用单位电容并联的方法减小单个金属电容值的失配误差，并通过版图共中心的对称布局，进一步提高电容的匹配精度。在比较器电路的设计中，本文提出了一种三级预放大和一级锁存的比较器结构。在预放大电路部分，通过PMOS管输入减小1/f噪声并消除衬偏效应。通过输入级的cascade结构，有效地隔离了输入和输出，减小了回程噪声的影响，提高了输入级的电阻。在锁存器电路部分，设计了一种锁存器结构，能够有效地分离锁存器的采样模式和锁存模式，减小回程噪声。整个比较器的设计应用了失调校准技术。仿真结果显示，该比较器能够在1MHz速度下分辨0.2mV输入电压，功耗只有750uW。在带隙基准电路的设计中，本文对带隙基准电路进行了改进。电路的关键性运算放大器采用折叠式共源共栅放大器，仿真结果表明它具有很高的电压增益和良好的电源抑制比，能够很好地保证电路的稳定性。通过对整个带隙基准电路参数的优化，在TSMC0.18m的标准库下，采用蒙特卡罗分析法进行了1000次的仿真，整个仿真结果的抖动范围只有0.3mV，表明整个带隙基准电路的基准电压十分稳定。在数字电路的设计中，通过逐次逼近寄存电路、时钟频率转换电路等的设计，控制整个电路，并把串行输出转化为并行输出。再通过各种其他辅助电路的设计，完善了电路的各项功能。最后以TSMC0.18mCMOS工艺实现了整个电路的版图。本文设计的电容式逐次逼近型ADC采用单端输入，模拟部分工作在3.3V电源电压下，数字部分工作在1.8V电源电压下，转换精度为12位，采样率为1MS/s。仿真结果表明达到了设计要求。