半导体技术的发展使集成电路的规模和性能达到了空前的阶段，已经由功能单一的电路单元发展到了片上系统SoC(system on a chip)。在集成电路的发展进程中，时序特性分析一直是高性能电路设计中的一个关键问题。随着芯片加工工艺技术向深亚微米VDSM(very deep sub micron)领域的发展，互连延迟的影响越来越大，并在电路延迟中起到决定性作用。同时芯片工作频率的提高使得电路工作的时钟周期同电路的延迟可以比拟，高性能电路允许的时序容差变得越来越小，时序分析的要求更加严格，也对确定电路各部分的延迟模型提出了更高的要求。如何在不同阶段建立起不同精度和复杂度的时序分析模型，是SoC设计中亟待解决的关键问题之一。 目前，在对时序分析的研究过程中，拓扑分析方法是经常被使用的方法之一，虽然拓扑算法得到的结果是保守的，但是由于伪路径的存在，它往往过高估计电路中的延迟。模型依赖方法能消除某些由于模块依赖产生的伪路径，但是不能检测出由模块间组合连接生成的整个电路中的伪路径，所以仍有其局限性。本文中提出的方法较好地解决了这个问题，正如在文中所阐述的，电路中的路径延迟可以在很大程度上变化。原有方法中仅仅考虑模型内部的局部伪路径，忽略了由于模块间的连接而产生的全局伪路径，造成了过大的延迟估算。为了实现更精确的时序特性分析，本文中引入全局伪路径和模块间的功能延迟分析的思想，对原有算法进行了改进，提出了一种新的SoC时序分析方法，即GAdvChar方法。该方法可以获得更精确的电路延迟，在很大程度上提高了时钟模型的准确性。 本课题来源于国家自然科学基金资助项目(60273081)，其对于提高SoC器件的成品率和可靠性有重要的现实意义，具有广阔的应用前景。