锁相环作为提供时钟和频率基准的重要模块，在高速数字信号处理系统、无线通信系统和高速数据传输系统中得到了广泛的应用，是超大规模集成电路设计中的一个关键模块。由于其性能对所应用的系统有着重要的影响，因此锁相环成为近几年来设计研究的热点之一。 随着通信系统和大规模数字信号处理技术的迅速发展，对锁相环性能的要求越来越苛刻，几乎在所有的应用中都希望锁相环能满足高速度、低噪声、快捕获、低功耗的要求。另外，锁相环通常作为数字系统和通信系统中的一个模块提供糸统时钟和基准频率，在这些应用中希望锁相环能够兼容纯粹的数字逻辑工艺，降低设计复朵度和成小。因此如何采用标准数字逻辑工艺设计高性能的锁相环电路成为日前设计中的挑战。 在锁相环设计中、由于压控振荡器的频率与系统带宽之间的巨大差异导致锁相环存时域的仿真耗时甚巨，采用化统的仿真丁具诸如Spice、Spectre效率很低。而通常用来做系统仿真的Simulink，VerilogAMS等虽然能够提供较快的仿真速度，但是仿真的精度又不足以达到锁相环的设计要求。因此如何对锁相环建立和发展能够在仿真时间和仿真精度间良好折衷的行为级仿真，也是目前锁相环研究的重要方向。 本论文深入研究了锁相环理论、设计方法和技术，在锁相环结构设计、电路设计和行为级仿真方面取得了一定的创新性研究成果。本文提出了一个新型带宽调节快速捕获锁相环设计，该设计采用了一个改进的双沿触发鉴频鉴相器。采用华晶0.5μmCMOS数字逻辑工艺完成了新型锁相环的电路设计和物理版图设计，流片后测试结果表明该锁相环具有快捕获、宽可调节范围、低抖动特性。另外针对低噪声锁相环设计，本文还提出了一个基于双端控制增益折叠压控振荡器的低抖动锁相环，采用中芯国际(SMIC)0.18μmCMOS标准数字逻辑进行仿真，结果表明该结构具有良好的低抖动特性，并对捕获时间进行了有效的折衷。另外，针对双环路控制锁相环提出了基于CppSim的行为级仿真模型，实验结果证明该模型有较好的仿真精度。与Spice仿真结果相比大大缩短了锁相环的1．提出了一种新型带宽调节快速捕获的锁相环实现方法并设计流片。这种带宽调节快速捕获锁相环的核心是改进的双沿触发鉴频鉴相器。该锁相环利用双沿触发鉴频鉴相器在大相差状态和小相差状态下的不同增益以及转换阈值和零相差重叠的独立调节性，自适应的控制锁相环增益和带宽。增益转换阈值和零相差重叠的单独可调节性增加了设计的自由度，使锁相环在稳定时间和输出抖动性能之间得到了较好的优化。另外在PLL设计中同时采用了自调节压控振荡器(Voltage Controlled Oscillator VCO)结构，这种结构利用电路自身的延迟补偿抑制电源电压的波动和输入噪声，同时具有较宽的频率调节范围和较好的线性度。采用华晶0.5μm1P3M CMOS数字逻辑工艺设计并制造了该锁相环样片。测试结果表明锁相环在稳定时间、频率间切换时间和抖动指标上达到了比较好的折衷。 2．提出了一个新型低抖动锁相环的设讣。并将电流饥饿反相器型振荡器改进为双端控制折叠增益的VCO。该锁相环结构利用改进的双沿触发PFD根据输入相差阈值转换增益的特点，分别控制双环路中的粗调节电荷泵和细调节电荷泵，并控制无源环路滤波器来输出控制强度不同的VCO控制电压信号，结合双端控制折叠增益VCO，使得锁相环在稳定时间，可调节范围和抖动指标间做了较好的优化。 3．提出了新型双环路锁相环的行为模型。由于双环路控制现已成为广泛采用的折衷捕获时间与相位噪声和抖动的主流技术，在其基础上通过详细的行为分析和噪声分析，建立了一个针对双环路控制的行为模型和相应的CppSim仿真环境，并通过实验验证了该模型的有效性。该行为级仿真结果与电路级仿真结果有很好的吻合度，而相比电路级仿真能大大节约仿真时间。