随着一个全新的多媒体时代的到来，数字视频信息量与日俱增。为了满足人们对数字视频信息的需求，国际上先后制定了一系列视频编解码标准，包括ISO/IEC制定的MPEG-x系列和ITU-T制定的H.26x系列。为了实现更高的压缩比、良好的网络亲和性，两大组织于2003年正式公布了新一代视频压缩标准H.264。该标准凭借其高压缩比和更好的图像质量，正在被越来越广泛的使用，但是这些编解码效率的提高是以增加编解码的复杂度为代价的，所以对编解码器的算法和硬件结构设计提出了更高的挑战。　　本文对H.264解码器中的宏块解码算法进行了深入的研究，根据实际要求，设计了合理的宏块解码VLSI结构，并完成了电路的功能仿真和逻辑综合。具体内容包括：(1)对H.264解码宏块帧内预测的多种模式、帧间预测像素插值等核心处理过程进行了详细的算法研究和电路设计，并完成了RTL仿真和模块的逻辑综合。(2)设计了一种优化的反变换、反量化硬件结构，其中利用快速蝶形算法实现了统一的色度和亮度系数矩阵电路，完成了RTL代码设计、功能仿真及逻辑综合。(3)设计了针对可变长指数哥伦布码的解码电路结构，给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案；(4)设计了环路滤波器的电路结构，并实现了其中的典型电路的VLSI。　　本论文电路设计采用Verilog硬件描述语言实现，并完成了所有的RTL代码的功能仿真与逻辑综合。本文所设计的宏块解码IP模块基于H.264baseline，支持352×288尺寸的CIF图像，在不到40MHz的工作频率下，每秒可解码图像25帧，逻辑门数不超过70k，达到设计要求，符合实际应用的要求。