为了解决高性能SoC芯片应用负载多变下的能效需求,近几年提出的超宽电压范围电路得到了广泛关注,它通常涵盖近/亚阈值区至常规电压区,可满足高负载时的高性能需求及低负载时的高能效需求。随着工作电压进入近阈值区,时序偏差问题变得更为显著。要实现体系结构级的时序偏差容忍,第一个关键问题是如何实时检测出时序偏差,在检测的基础上,第二个关键问题是如何在低开销和宽电压下实现时序偏差容忍,并保证芯片正确运行。本文针对当前自适应电压设计直接监测中的预测型和出错改错型中存在的问题分别提出解决方案,最后,针对面向高能效的二值化神经网络加速器,实现神经网络的在线监测,进一步提升其能效。主要创新工作如下:1.提出宽电压半路径监测方案,解决了自适应电压设计直接监测预测型无法在当周期响应的问题。该方案将跳变监测单元插入到关键路径中间点处,实时监测片内时序情况。为此本文设计了一款面积代价小并且在宽电压范围内稳定工作的9管跳变监测单元(命名为TD-1)。考虑到宽电压下关键路径的有效性,提出采用关键路径末端覆盖法选择关键路径,并进一步提出采用最小化算法筛选出符合设计要求的半路径监测点。整个设计方案采用SMIC 40nm工艺进行流片验证,实验结果表明在近阈值下所取得最大能耗收益达到50.5%,并且整个系统可以在0.44V～1.1V下稳定地工作。2.提出采用Pulse_latch技术和自适应电压设计技术相结合的方案,解决了自适应电压设计直接监测出错改错型设计存在的短路径问题。该方案利用脉冲产生电路产生稳定的脉冲,将作为锁存器和跳变监测单元的时钟信号,当电路时序出现紧张时,有效利用锁存器的时间借用特性,保证数字电路设计未发生真正的时序错误。本文为此设计了一款响应速度快并且在宽电压下稳定工作的跳变监测单元(命名为TD-2),为了减少自适应电压设计的面积代价,提出采用Pulse_latch划分簇算法尽可能地减少脉冲产生电路的数量。整个方案采用SMIC 28nm工艺完成流片验证工作,实测结果表明,在0.55V下所取得最大能耗收益达到64.3%,同时,大大减少了缓冲器的插入数量。3.提出了基于模拟延时的二值化神经网络在线监测方案,将神经网络的容错性和自适应电压设计方案相结合,对芯片内的时序情况进行监测,消除设计所预留的时序余量,从而可以进一步提升神经网络的能效。通过对运算阵列中的关键路径进行有效时序监测,当错误率达到阈值时,采用近似计算的方式代替计算结果,可以进一步地降低芯片的工作电压,进而提升网络的能效。整个二值化神经网络设计方案采用TSMC 28nm工艺,完成了从RTL代码到芯片的流片验证工作,版图面积为1.35×1.92 mm~2。实验测试结果表明,在正常电压0.9V下,芯片的能效为6.17 TOPS/W,当芯片的电压降低到0.42V时,能效提升到51.5TOPS/W。当开启自适应电压设计时,在0.56V,芯片的功耗收益达到46.5%。4.提出采用切断进位链的方式,作为自累加型神经网络在线监测方案的时序错误处理机制。仿真结果表明在0.55V、25℃的条件下,芯片的能耗收益达到53.8%。总而言之,本文提出直接监测方案的预测型和出错改错型可以有效降低芯片功耗、提高能效。同时,将自适应电压应用于神经网络,有效提高了其能效。