【摘 要】
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近年来,卷积神经网络（Convolutional Neural Network,CNN）在图像识别、语音识别和自动翻译等方面取得了良好的效果。然而,为了解决复杂的抽象问题,追求更高的识别准确率,卷积神经网络模型层数、结构复杂度和计算量不断增加。在通用计算平台加速卷积神经网络具有较高的性能,但会带来功耗高和便携性不足等问题,难以满足可移动、低功耗等嵌入式场景的要求。现场可编程门阵列（Field Pr
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近年来,卷积神经网络（Convolutional Neural Network,CNN）在图像识别、语音识别和自动翻译等方面取得了良好的效果。然而,为了解决复杂的抽象问题,追求更高的识别准确率,卷积神经网络模型层数、结构复杂度和计算量不断增加。在通用计算平台加速卷积神经网络具有较高的性能,但会带来功耗高和便携性不足等问题,难以满足可移动、低功耗等嵌入式场景的要求。现场可编程门阵列（Field Programmable Gate Array,FPGA）拥有并行计算、低功耗和可灵活配置等特点。通过其硬件加速卷积神经网络,可以显著提高计算的性能并降低功耗,并且FPGA加速CNN已成为目前本领域研究的热点。然而,将卷积神经网络部署到FPGA时存在资源受限、参数量较大和访存频繁的问题。因此,本文研究并实现了一种基于FPGA的卷积神经网络加速器。针对上述研究背景和问题,本文主要做了以下研究工作:1、本文针对大规模神经网络硬件化过程中,无法将每层神经网络都进行硬件化的问题,提出了一种可配置的硬件功能模块计算与存储方法。该方法结合了FPGA并行计算和软件可灵活配置的特点,可以显著提高加速器的运算效率。2、本文针对如何提高片上存储资源使用效率的问题,在充分开发卷积运算中数据重用的基础上,提出一种参数量化和重新排序的内存优化方法。在精度损失较小的情况下,显著地减少了内存占用和访存次数,提高了带宽的利用率。3、本文针对卷积过程中不同循环展开之间并行度不同,会造成硬件资源利用率低的问题,提出了一种并行处理单元阵列,该阵列可以实现卷积核内、滑动窗口间和输出特征图通道间多个维度的并行计算。通过多次复用输入特征图的像素和权重参数,减少了数据的传输次数,显著地提高了加速器的并行计算能力。本文采用ZYNQ XC7Z100芯片进行加速器的实现与测试验证。实验结果表明,该加速器在工作频率为100MHz下,处理一张224×224的图片所需要的时间为15.10ms,功率为2.47W,能耗为0.16KJ,平均性能为80.88GOPS,性能密度为0.47。与现有的卷积神经网络加速器相比,性能密度提升了1.14～1.76倍。综上,本文提出的硬件加速器可以获得更好的加速性能,具有重要的应用价值。
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