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智能型手机的普及和无处不在的3G／4G无线网络，持续促使全球无线流量的快速增长。数据流量持续攀升，而语音流量则为持平状态，2007年，网络整体数据流量已经超过了语音流量，而且此趋势还在继续发展。根据预测数据显示，未来几年数据流量的增加幅度每年将高达150％，这意味着网络带宽需求每18个月即增长一倍。无线营运商需要新型芯片解决方案以满足上述的增长需求，同时还要在不影响服务质量的情况下，支持最新网络对带宽的需求。
每用户平均收入(ARPu)预计将保持不变，因为数据服务所带来的ARPu增长将可能因传统语音服务下降而被抵消。显然地，若继续使用现有技术将无法满足新需求。我们需要采用加强型智能路由／调度、改善采用数据压缩算法[IP标头压缩技术(IPHC)、强化式标头压缩技术(ROHc)]的数据处理量，以及针对恶意流量的严格过滤等新技术，才能满足不断增长的网络需求。我们需要一种可将高弹性的处理器核心与一套硬件加速引擎完美结合在一起的新型设备，专门处理密集运算。非对称式多核心soc非常适用于上述需求，能够支持cPu内部核心与硬件加速器之间的基地台接收站(BTs)功能。
基地台系统应用优化
如图1所示，用于处理多无线电流量LTE、WCDMA，GSM的典型BTS设计，结合基本模块和无线射频(RF)模块作为演进型基地台(eNodeB)。目前基本模块设计通常需要采用多个传统多核心处理器来单独进行L1处理。在LTE需求情况下若想满足L2的处理要求，须大幅增加负载量。
未来基地台除了对处理功能的要求甚至更高外，同时还要降低功耗并缩小尺寸。不妨设想一下LTE eNodeB需要支持的L1、L2和L3处理功能，如图2所示，L1模块负责天线接口管理、实体信道存取和测量：L2模块负责标头压缩(RoHC)、加密、并针对不同支持协议进行分段／重组以及所需的多任务处理。L3模块则负责处理控制和传输层的需求，如IPsec与流量管理、BTS模块管理、PMIPv6以及MIPv6等。
理想情况下，如果解决方案具有高度的可扩展性，就能满足从毫微型(Femto)BTs到超威型(Pico)、大型(Marco)、高容量大型基地台(Hjgh-CapacityMarco)乃至超大型基地台(Super Marco)等需求，从而确保以低成本实现高效率。毫微型基地台可被大量部属，并让每个毫微型基地台处理有限的流量；而超大型基地台则进行少量部署，以处理小单元／高输送流量的组合。能够支持上述全系列需求的架构将有助于大幅减少部署时间和成本，并可支持软件重复使用。
展望新一代基地台发展趋势，系统单芯片方案拥有毋庸置疑的重要性，因为使用分离部件再也无法满足LTE甚至未来更高阶应用，对于时延与确定性的要求。即便在SoC界限内，设计人员也同样面临着实现最佳架构与实现最理想解决方案之间的权衡取舍问题。采用单颗SoC可减少处理器与内存之间封包复制的需求，从而实现更显著的协同效应，例如在改善传输效能的同时，亦可降低功耗并整合内存模块。
传统多核心解决方案vs，非对称式多核心解决方案
目前有两种不同类型的SoC解决方案，可降低成本并改善容量，一种是传统型(对称型)多核心解决方案，另一种是非对称型多核心解决方案。
首先我们不妨设想一下通用型CPU应具备哪些特性7硬件加速器又应当具备哪些特性?它们的许多功能都应有助于硬件加速，像是有些功能针对密集型运算的需求较高，有些则负责预先处理或后续处理步骤。
传统多核心解决方案是由众多通用型处理器和少数硬件加速引擎所组成，基于对称型多核心处理器的演进发展，将特定作业交由外部加速器来完成。
通用型CPU核心指令周期可达1.5GHz～1.8GHz，每个核心都具有典型功能。就大多数BTS应用而言，要达到一定的性能要求，需要多个核心来执行相同的功能。橘色部分对应到特定加速器或运行速度在200GHz～至400GHz的C语言程序核心处理器。该模型使用少量加速器加快特定功能的指令周期，而通用型多核心处理器则负责大多数功能的运算处理。
传统的异质多核解决方案有助于解决LTE乃至更高阶应用所带来的挑战。然而，此种解决方案仍存在一定的局限性，并非未来BTS应用最理想的选择。特别是功耗和决定性效能仍是我们面临的问题，同时资源争夺问题也遭堪虑。由于通用型核心常常被迫执行多个任务，因此造成其处理效能出现超载或欠载的问题。
非对称型多核心解决方案则使用少量通用型处理核心来处理需要较高软件灵活性的功能，同时采用大量的硬件加速器来处理大多数的任务。硬件任务排程软件可管理核心处理器与加速器之间的任务流程。这种方法通常能将功耗减半并提升效率，因为所有必要的功能都包含在同一颗SoC中。
非对称多核心解决方案可将核心处理器与加速器的利用率达到最大化，其优势在于能将硬件加速器处理的所有任务都交由可程序化加速器来处理，而仅将那些需要极高处理灵活性的复杂任务留给核心处理。相对于传统多核心SoC而言，非对称多核心SoC的设计工作更加复杂，不过一旦设计完成，非对称式多核心SoC将提供系统设计”量身打造”方案，可将通用型处理核心的需求减轻一半。
采用着重硬件加速器的设计，其主要好处在于能在各种不同流量模式下确保决定性效能。纯软件式CPU核心效能可广泛地随处理需求而改变。硬件加速功能提供稳定且一致性的吞吐量和快速的反应时间，加上采用SoC解决方案可降低物料清单(BOM)成本，让非对称式多核心eNodeB设计在多种传统设计中脱颖而出。硬件加速功能区块可针对特定作业进行精确的调整，无需与其他处理作业分享运算效能。
非对称式多核心架构范例
我们将以LSI Axxia通信处理器为例，介绍从硬件加速获益的4大领域。
智能型封包引擎
无线应用领域的一个主要需求就是查询包头并在执行被要求标头修改后，再进行封包路由。在非对称式多核心SoC中，硬件引擎无需CPU介入就能满足此要求，从而将CPU核心处理器从庞大的运算负荷中释出。
就LSI Axxia通信处理器而言，这些封包引擎支持树状最长前序分类、ACL访问控制列表，而且，在完全由硬件管理表格新增／删除／更新情况下，能支持哈希的线速状态协议学习。支持封包完整性检查(PIc)，可校验检查值并对输入流量进行CRC检验，同时也可作为该模块的一部分在硬件中提供支持。此外，作为协议处理的一部分，统计资料收集、状态管理、定时器维护和动态资源分配等也都由同时支持数百万个通信流量的硬件进行管理。
上述硬件引擎具有高度多线程的特点，并采用简单的“运行至完成(Run-to-Completion)”程序设 计模型，因此，无论流量封包模式为何，皆能确保传输量性能，进而提供一致性的传输效能。
流量管理
由于精细通信流在高速连接设置、断线和服务质量(Qos)方面有较高需求，因此无线网络节点需具备高效能流量管理能力。支持数百万个通信流量的硬件流量管理器，可藉由多层调度层级辨识并管理通信流量，进而满足相关需求。由于调度任务的复杂性可能极高，因此，调度程序应透过可动态调节的软硬件结合方式以支持多种调度机制，其中包括加权轮替法(Weighted Round Robin)、加权欠额轮替法(Weighted Deficit Round Robin)、加权公平排程法(Weighted Fair Queuing)等。此外，硬件还需要支持多播(Multicast)、队列成形以及策略制定等功能。
线速安全协定处理器
与安全相关的处理需求非常多，也因此占用大量通用型CPU核心处理能力。广义上说，我们也可将此视为IPSec处理和深度封包检测(DPI)的需求。根据不同的负载与独立流量情况，其任务所需的工作周期也相差甚远，因此基于通用型CPU核心解决方案会因为其不稳定不确定的传输量而无法胜任。
以下为硬件安全处理功能的例子：
不妨设想这种典型情况，使用哈希式消息验证代码(HMAC)处理256B封包以实现AES加密与SHA验证。运作频率为1.33GHz的8核心通用型CPU，若发挥100％的核心处理效能，可处理约5Gbps的流量。LSI Axxia通信处理器中，硬件安全协议处理器可处理6Gbps的流量，而SoC上4颗通用型CPU核心的负载为零。
Lsl Axxi a处理器在SaC中包含两个用于处理IPSec与DPI需求的独立硬件加速器引擎，从而可将起相同作用的通用核心处理器彻底释出。IPSec引擎可支持全套协议处理(3GPP存取、IPSec、SRTP、SSL-TLS-DTLS等)、多种加密(DES&3DES、AES-GCM／CCM／CM(SRTP)、ARC4-40、1 28、Kasumi f8、SNOW3G f8等)、验证(MD-5、SHA-1、SHA-2、AES版本、Kasumi fg、SNOW3G f9等)，第4代PRNG以及TRNG与PKA(公钥加速器)等。DPI硬件引擎也包含在LSI ACP中，可支持用于过滤包含病毒和垃圾邮件的恶意流量的正则表达式扫描，并能对用于扫描的规则集，进行动态更新。
支持高效soC通信
就传统多核心处理器而言，传入的流量始终由CPU核心接收，CPU核心将接收到的部分流量路由至加速器引擎进行处理，再将处理后的流量回收至核心，进而达到在核心外完成特定任务。LSI Axxia除了几个硬件加速器模块之外，亦提供4颗PowerPC核心。为了能有效路由流量至芯片上，Axxia通信处理器采用LSI Virtual Pipel’IRe虚拟渠道技术，使流量可任意路由，因此，流量可从输入端口直接路由至硬件加速引擎，再路由到下一个加速引擎，传输路径是否经过CPU核心，则完全取决于特定流量的处理需求。
举例来说，可先将以太网接口所接收到的流量发送至解密引擎，以对加密的流量进行解密，再直接路由至内容检查引擎，针对包含病毒／垃圾邮件或其他恶意内容的流量进行过滤，如果流量被认定是安全无虞的，则无需通过CPU核心，可直接将其发送到背板埠。此外，我们也可根据需求将流量从输入端口或加速引擎路由至cPu核心进行更进一步的处理。
根据对每个封包所制定的各种分类决策，每个封包或流量在离开ACP之前都可经过引擎与CPU核心的任意路由组合。此种灵活性与便利性有利于设计设备内的通信流。
结论
随着演进数据封包系统(EVS)、系统结构演进(SAE)以及先进长程演进计划(LTE-Advanced)技术等各类架构的部署，无线网络的需求在不久的将来会更加重，其持续增加的趋势将会超越目前架构可以处理的程度，因此，为了因应此局面，我们更需要SoC架构的部署，其扩充能力可随着带宽需求而增加，同时也可达到成本控制。
每用户平均收入(ARPu)预计将保持不变，因为数据服务所带来的ARPu增长将可能因传统语音服务下降而被抵消。显然地，若继续使用现有技术将无法满足新需求。我们需要采用加强型智能路由／调度、改善采用数据压缩算法[IP标头压缩技术(IPHC)、强化式标头压缩技术(ROHc)]的数据处理量，以及针对恶意流量的严格过滤等新技术，才能满足不断增长的网络需求。我们需要一种可将高弹性的处理器核心与一套硬件加速引擎完美结合在一起的新型设备，专门处理密集运算。非对称式多核心soc非常适用于上述需求，能够支持cPu内部核心与硬件加速器之间的基地台接收站(BTs)功能。
基地台系统应用优化
如图1所示，用于处理多无线电流量LTE、WCDMA，GSM的典型BTS设计，结合基本模块和无线射频(RF)模块作为演进型基地台(eNodeB)。目前基本模块设计通常需要采用多个传统多核心处理器来单独进行L1处理。在LTE需求情况下若想满足L2的处理要求，须大幅增加负载量。
未来基地台除了对处理功能的要求甚至更高外，同时还要降低功耗并缩小尺寸。不妨设想一下LTE eNodeB需要支持的L1、L2和L3处理功能，如图2所示，L1模块负责天线接口管理、实体信道存取和测量：L2模块负责标头压缩(RoHC)、加密、并针对不同支持协议进行分段／重组以及所需的多任务处理。L3模块则负责处理控制和传输层的需求，如IPsec与流量管理、BTS模块管理、PMIPv6以及MIPv6等。
理想情况下，如果解决方案具有高度的可扩展性，就能满足从毫微型(Femto)BTs到超威型(Pico)、大型(Marco)、高容量大型基地台(Hjgh-CapacityMarco)乃至超大型基地台(Super Marco)等需求，从而确保以低成本实现高效率。毫微型基地台可被大量部属，并让每个毫微型基地台处理有限的流量；而超大型基地台则进行少量部署，以处理小单元／高输送流量的组合。能够支持上述全系列需求的架构将有助于大幅减少部署时间和成本，并可支持软件重复使用。
展望新一代基地台发展趋势，系统单芯片方案拥有毋庸置疑的重要性，因为使用分离部件再也无法满足LTE甚至未来更高阶应用，对于时延与确定性的要求。即便在SoC界限内，设计人员也同样面临着实现最佳架构与实现最理想解决方案之间的权衡取舍问题。采用单颗SoC可减少处理器与内存之间封包复制的需求，从而实现更显著的协同效应，例如在改善传输效能的同时，亦可降低功耗并整合内存模块。
传统多核心解决方案vs，非对称式多核心解决方案
目前有两种不同类型的SoC解决方案，可降低成本并改善容量，一种是传统型(对称型)多核心解决方案，另一种是非对称型多核心解决方案。
首先我们不妨设想一下通用型CPU应具备哪些特性7硬件加速器又应当具备哪些特性?它们的许多功能都应有助于硬件加速，像是有些功能针对密集型运算的需求较高，有些则负责预先处理或后续处理步骤。
传统多核心解决方案是由众多通用型处理器和少数硬件加速引擎所组成，基于对称型多核心处理器的演进发展，将特定作业交由外部加速器来完成。
通用型CPU核心指令周期可达1.5GHz～1.8GHz，每个核心都具有典型功能。就大多数BTS应用而言，要达到一定的性能要求，需要多个核心来执行相同的功能。橘色部分对应到特定加速器或运行速度在200GHz～至400GHz的C语言程序核心处理器。该模型使用少量加速器加快特定功能的指令周期，而通用型多核心处理器则负责大多数功能的运算处理。
传统的异质多核解决方案有助于解决LTE乃至更高阶应用所带来的挑战。然而，此种解决方案仍存在一定的局限性，并非未来BTS应用最理想的选择。特别是功耗和决定性效能仍是我们面临的问题，同时资源争夺问题也遭堪虑。由于通用型核心常常被迫执行多个任务，因此造成其处理效能出现超载或欠载的问题。
非对称型多核心解决方案则使用少量通用型处理核心来处理需要较高软件灵活性的功能，同时采用大量的硬件加速器来处理大多数的任务。硬件任务排程软件可管理核心处理器与加速器之间的任务流程。这种方法通常能将功耗减半并提升效率，因为所有必要的功能都包含在同一颗SoC中。
非对称多核心解决方案可将核心处理器与加速器的利用率达到最大化，其优势在于能将硬件加速器处理的所有任务都交由可程序化加速器来处理，而仅将那些需要极高处理灵活性的复杂任务留给核心处理。相对于传统多核心SoC而言，非对称多核心SoC的设计工作更加复杂，不过一旦设计完成，非对称式多核心SoC将提供系统设计”量身打造”方案，可将通用型处理核心的需求减轻一半。
采用着重硬件加速器的设计，其主要好处在于能在各种不同流量模式下确保决定性效能。纯软件式CPU核心效能可广泛地随处理需求而改变。硬件加速功能提供稳定且一致性的吞吐量和快速的反应时间，加上采用SoC解决方案可降低物料清单(BOM)成本，让非对称式多核心eNodeB设计在多种传统设计中脱颖而出。硬件加速功能区块可针对特定作业进行精确的调整，无需与其他处理作业分享运算效能。
非对称式多核心架构范例
我们将以LSI Axxia通信处理器为例，介绍从硬件加速获益的4大领域。
智能型封包引擎
无线应用领域的一个主要需求就是查询包头并在执行被要求标头修改后，再进行封包路由。在非对称式多核心SoC中，硬件引擎无需CPU介入就能满足此要求，从而将CPU核心处理器从庞大的运算负荷中释出。
就LSI Axxia通信处理器而言，这些封包引擎支持树状最长前序分类、ACL访问控制列表，而且，在完全由硬件管理表格新增／删除／更新情况下，能支持哈希的线速状态协议学习。支持封包完整性检查(PIc)，可校验检查值并对输入流量进行CRC检验，同时也可作为该模块的一部分在硬件中提供支持。此外，作为协议处理的一部分，统计资料收集、状态管理、定时器维护和动态资源分配等也都由同时支持数百万个通信流量的硬件进行管理。
上述硬件引擎具有高度多线程的特点，并采用简单的“运行至完成(Run-to-Completion)”程序设 计模型，因此，无论流量封包模式为何，皆能确保传输量性能，进而提供一致性的传输效能。
流量管理
由于精细通信流在高速连接设置、断线和服务质量(Qos)方面有较高需求，因此无线网络节点需具备高效能流量管理能力。支持数百万个通信流量的硬件流量管理器，可藉由多层调度层级辨识并管理通信流量，进而满足相关需求。由于调度任务的复杂性可能极高，因此，调度程序应透过可动态调节的软硬件结合方式以支持多种调度机制，其中包括加权轮替法(Weighted Round Robin)、加权欠额轮替法(Weighted Deficit Round Robin)、加权公平排程法(Weighted Fair Queuing)等。此外，硬件还需要支持多播(Multicast)、队列成形以及策略制定等功能。
线速安全协定处理器
与安全相关的处理需求非常多，也因此占用大量通用型CPU核心处理能力。广义上说，我们也可将此视为IPSec处理和深度封包检测(DPI)的需求。根据不同的负载与独立流量情况，其任务所需的工作周期也相差甚远，因此基于通用型CPU核心解决方案会因为其不稳定不确定的传输量而无法胜任。
以下为硬件安全处理功能的例子：
不妨设想这种典型情况，使用哈希式消息验证代码(HMAC)处理256B封包以实现AES加密与SHA验证。运作频率为1.33GHz的8核心通用型CPU，若发挥100％的核心处理效能，可处理约5Gbps的流量。LSI Axxia通信处理器中，硬件安全协议处理器可处理6Gbps的流量，而SoC上4颗通用型CPU核心的负载为零。
Lsl Axxi a处理器在SaC中包含两个用于处理IPSec与DPI需求的独立硬件加速器引擎，从而可将起相同作用的通用核心处理器彻底释出。IPSec引擎可支持全套协议处理(3GPP存取、IPSec、SRTP、SSL-TLS-DTLS等)、多种加密(DES&3DES、AES-GCM／CCM／CM(SRTP)、ARC4-40、1 28、Kasumi f8、SNOW3G f8等)、验证(MD-5、SHA-1、SHA-2、AES版本、Kasumi fg、SNOW3G f9等)，第4代PRNG以及TRNG与PKA(公钥加速器)等。DPI硬件引擎也包含在LSI ACP中，可支持用于过滤包含病毒和垃圾邮件的恶意流量的正则表达式扫描，并能对用于扫描的规则集，进行动态更新。
支持高效soC通信
就传统多核心处理器而言，传入的流量始终由CPU核心接收，CPU核心将接收到的部分流量路由至加速器引擎进行处理，再将处理后的流量回收至核心，进而达到在核心外完成特定任务。LSI Axxia除了几个硬件加速器模块之外，亦提供4颗PowerPC核心。为了能有效路由流量至芯片上，Axxia通信处理器采用LSI Virtual Pipel’IRe虚拟渠道技术，使流量可任意路由，因此，流量可从输入端口直接路由至硬件加速引擎，再路由到下一个加速引擎，传输路径是否经过CPU核心，则完全取决于特定流量的处理需求。
举例来说，可先将以太网接口所接收到的流量发送至解密引擎，以对加密的流量进行解密，再直接路由至内容检查引擎，针对包含病毒／垃圾邮件或其他恶意内容的流量进行过滤，如果流量被认定是安全无虞的，则无需通过CPU核心，可直接将其发送到背板埠。此外，我们也可根据需求将流量从输入端口或加速引擎路由至cPu核心进行更进一步的处理。
根据对每个封包所制定的各种分类决策，每个封包或流量在离开ACP之前都可经过引擎与CPU核心的任意路由组合。此种灵活性与便利性有利于设计设备内的通信流。
结论
随着演进数据封包系统(EVS)、系统结构演进(SAE)以及先进长程演进计划(LTE-Advanced)技术等各类架构的部署，无线网络的需求在不久的将来会更加重，其持续增加的趋势将会超越目前架构可以处理的程度，因此，为了因应此局面，我们更需要SoC架构的部署，其扩充能力可随着带宽需求而增加，同时也可达到成本控制。