论文部分内容阅读
针对直接数字频率合成的相位截尾误差,提出了采用高速CPLD设计实时连续正弦运算模块彻底避免相位截尾误差问题,给出了几种可行的算法分析和谱纯度仿真讨论.该模块具有较好的输出信号质量,运行速度与DDFS相当,不仅可以和单片机构成两片结构的信号发生器,也可以作为信号源嵌入到各种片上电子系统设计中去,具有设计的灵活性和底层可重用性.