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多加数的加法器是FPGA的一个比较常见的应用。仿真对比了其三种实现方案的性能和所消耗资源，得出进位保留加法阵列是首选方案。针对进位保留加法阵列实现的复杂性给出了一个加法阵列的HDL代码生成器，极大地简化了加法阵列的设计工作。
一个进位保留加法阵列的HDL代码生成器
【摘 要】
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多加数的加法器是FPGA的一个比较常见的应用。仿真对比了其三种实现方案的性能和所消耗资源，得出进位保留加法阵列是首选方案。针对进位保留加法阵列实现的复杂性给出了一个加
【机 构】
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北京理工大学现代通信实验室100081
【出 处】
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电子技术应用
【发表日期】
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2002年5期
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