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摘要：针对海事自动识别系统（AIS）基于FPGA的数字中频接收机，研究基于FPGA的接收滤波器。FPGA器件结构的特点有助于分布式算法的实现，以此提高运算性能。本文针对AIS的中频数字化接收方案，研究基于FPGA、利用分布式算法和FIR结构的实现中频接收滤波器的方法，并借助matlab、ISE和modelsim等工具进行了设计和验证。
关键词：AIS，分布式算法，FIR，查找表，FPGA
中图分类号：TN911.72 文献标识码：A
引 言
船舶自动识别系统（AIS）是由国际海事组织（IMO）、国际助航设备和航标协会（IALA）以及国际电信联盟（ITU-R）共同提出的技术标准，是一种新型的助航系统及设备。AIS在甚高频（VHF）频段上收发信息，用VHF CH87B（161.975MHz）、CH88B（162.025MHz）两个国际专用频道自动发射和接收通信协议规定的GMSK信号，AIS同时在这两个频率上接收信息。
AIS接收机在接收频道上将接收信号下变频到中频，然后通过AD进行采样，采样信号进行后端处理之前，需对接收信号进行滤波，以滤除信号噪声。AIS接收机可采用专用集成芯片（如CMX910和CMX589）在零中频实现，其缺点在于不利于功能扩展和改进。随着FPGA功能的增强、容量的增大和价格的降低，可用单个FPGA实现整个AIS收发信机。
本文首先介绍AIS中频数字接收机的结构，然后对基于FPGA分布式算法的AIS接收滤波器实现结构进行描述，并进行仿真验证。
1 AIS中频数字接收机结构
AIS中频数字接收机的结构如图1所示，AIS射频前端将接收信号下变频为中频GMSK信号，通过AD采样后，进入FPGA进行后端物理层上的处理，包括差分解调、低通滤波、位同步与采样判决，最后通过NRZI解码还原为二进制发送数据帧。
AIS输出的中频信号带宽为1MHz左右，经AD采样后在FPGA内部进行数字化滤波处理，以滤除信号带外噪声。因此，接收滤波器带宽设计为1MHz，采用FIR结构。
3 FIR滤波器的FPGA实现
按照传统的线性FIR滤波器的实现结构，本设计中的FIR低通滤波器的实现如图2（a）所示。本设计对该结构采用分布式算法，并对该算法进行改进，得到基于查找表的并行FIR滤波器实现方法，如图2（b）所示。图2（b）结构实现与图2（a）结构相同的FIR滤波器功能，由
（姜黎红，女，助教，主要研究领域为数字信号处理）
于采用并行结构，其运算速度更快，适合在FPGA实现。图中，查找表LUT的尺寸和数据位宽由输入数据和滤波器系数决定。本设计中，采用8位AD进行采样，输入数据为8位有符号数。
图2（b）中的FIR滤波器按其功能结构可划分为多个功能模块实现。包括并行时延模块、加法器组、抽头系数模块和移位相加模块等。
基于matlab设计的滤波系数，在Xilinx的集成开发环境ISE下利用Verilog语言分模块实现图2（b）所示的分布式并行FIR滤波器。用Modelsim进行功能验证。仿真的输入激励信号是matlab算法验证时生成的经过量化的0.5MHZ和2MHZ正弦波相叠加的信号，输入5个周期的该信号进行仿真，滤波结果如下图所示：
为了直观表示，用模拟波形来显示滤波后恢复的信号。由图可见，恢复出的信号为完整的正弦波，说明设计正确实现了功能。
结 语
接收滤波是AIS接收机的重要组成部分，本文结合基于FPGA的AIS数字接收机，基于分布式算法，借助matlab、ISE、modelsim等设计仿真工具对AIS中频滤波算法进行了设计和验证。利用该方法设计的FIR滤波器，很好的利用了FPGA器件结构的灵活性，可移植性好，在设计不同参数的滤波器时，只需改变查找表的内容，即可设计出新的滤波器，并且将分布式算法和FPGA结合可以提高滤波运算速度，是一种可靠的设计方法。
参考文献
[1] 王旭东，周安栋，周冬成.并行分布式运算FIR滤波器的FPGA实现[J]. 舰船电子工程，2005（2）：64-66.
[2] 毕占坤， 吴伶锡. FIR数字滤波器分布式算法的原理及FPGA实现 [J]. 集成电路应用，2004（7）：61-62，66.
[3] 晏金成. 基于DA算法的FIR滤波器的FPGA实现[J].现代计算机，2010（3）：191-193.
[4] 赵金宪，吴三，王乃飞. 基于FPGA并行分布式算法的FIR滤波器实现[J].黑龙江科技学院学报，2006（7）：248-250.
关键词：AIS，分布式算法，FIR，查找表，FPGA
中图分类号：TN911.72 文献标识码：A
引 言
船舶自动识别系统（AIS）是由国际海事组织（IMO）、国际助航设备和航标协会（IALA）以及国际电信联盟（ITU-R）共同提出的技术标准，是一种新型的助航系统及设备。AIS在甚高频（VHF）频段上收发信息，用VHF CH87B（161.975MHz）、CH88B（162.025MHz）两个国际专用频道自动发射和接收通信协议规定的GMSK信号，AIS同时在这两个频率上接收信息。
AIS接收机在接收频道上将接收信号下变频到中频，然后通过AD进行采样，采样信号进行后端处理之前，需对接收信号进行滤波，以滤除信号噪声。AIS接收机可采用专用集成芯片（如CMX910和CMX589）在零中频实现，其缺点在于不利于功能扩展和改进。随着FPGA功能的增强、容量的增大和价格的降低，可用单个FPGA实现整个AIS收发信机。
本文首先介绍AIS中频数字接收机的结构，然后对基于FPGA分布式算法的AIS接收滤波器实现结构进行描述，并进行仿真验证。
1 AIS中频数字接收机结构
AIS中频数字接收机的结构如图1所示，AIS射频前端将接收信号下变频为中频GMSK信号，通过AD采样后，进入FPGA进行后端物理层上的处理，包括差分解调、低通滤波、位同步与采样判决，最后通过NRZI解码还原为二进制发送数据帧。
AIS输出的中频信号带宽为1MHz左右，经AD采样后在FPGA内部进行数字化滤波处理，以滤除信号带外噪声。因此，接收滤波器带宽设计为1MHz，采用FIR结构。
3 FIR滤波器的FPGA实现
按照传统的线性FIR滤波器的实现结构，本设计中的FIR低通滤波器的实现如图2（a）所示。本设计对该结构采用分布式算法，并对该算法进行改进，得到基于查找表的并行FIR滤波器实现方法，如图2（b）所示。图2（b）结构实现与图2（a）结构相同的FIR滤波器功能，由
（姜黎红，女，助教，主要研究领域为数字信号处理）
于采用并行结构，其运算速度更快，适合在FPGA实现。图中，查找表LUT的尺寸和数据位宽由输入数据和滤波器系数决定。本设计中，采用8位AD进行采样，输入数据为8位有符号数。
图2（b）中的FIR滤波器按其功能结构可划分为多个功能模块实现。包括并行时延模块、加法器组、抽头系数模块和移位相加模块等。
基于matlab设计的滤波系数，在Xilinx的集成开发环境ISE下利用Verilog语言分模块实现图2（b）所示的分布式并行FIR滤波器。用Modelsim进行功能验证。仿真的输入激励信号是matlab算法验证时生成的经过量化的0.5MHZ和2MHZ正弦波相叠加的信号，输入5个周期的该信号进行仿真，滤波结果如下图所示：
为了直观表示，用模拟波形来显示滤波后恢复的信号。由图可见，恢复出的信号为完整的正弦波，说明设计正确实现了功能。
结 语
接收滤波是AIS接收机的重要组成部分，本文结合基于FPGA的AIS数字接收机，基于分布式算法，借助matlab、ISE、modelsim等设计仿真工具对AIS中频滤波算法进行了设计和验证。利用该方法设计的FIR滤波器，很好的利用了FPGA器件结构的灵活性，可移植性好，在设计不同参数的滤波器时，只需改变查找表的内容，即可设计出新的滤波器，并且将分布式算法和FPGA结合可以提高滤波运算速度，是一种可靠的设计方法。
参考文献
[1] 王旭东，周安栋，周冬成.并行分布式运算FIR滤波器的FPGA实现[J]. 舰船电子工程，2005（2）：64-66.
[2] 毕占坤， 吴伶锡. FIR数字滤波器分布式算法的原理及FPGA实现 [J]. 集成电路应用，2004（7）：61-62，66.
[3] 晏金成. 基于DA算法的FIR滤波器的FPGA实现[J].现代计算机，2010（3）：191-193.
[4] 赵金宪，吴三，王乃飞. 基于FPGA并行分布式算法的FIR滤波器实现[J].黑龙江科技学院学报，2006（7）：248-250.