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介绍了一种32位浮点乘法器的ASIC设计。通过采用改进Booth编码的树状4：2列压缩结构，提高了乘法器的速度，降低了系统的功耗，且结构更规则，易于VLSI实现。整个设计采用Verilog HDL语言结构级描述．用TSMC 0．25标准单元库进行逻辑综合。采用三级流水技术，完成一次32位浮点乘法的时间为28．98ns，系统的时钟频率可达103．52MHz。