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摘 要：针对动车组在运行过程中电气逻辑控制回路存在偶发性故障且无法快速定位的现状，本文在不改变原有产品外部接口的前提下，提出一种基于冗余架构的电气控制柜智能监测方案。该装置可实现对关键逻辑控制回路的电压、电流、动作次数、负载特性等实时运行数据进行记录、分析和导出，为车辆的快速检修和可靠运行提供有力支持。
关键词：逻辑控制；冗余架构；信号监测；寿命分析
一、绪论
当前动车组电气控制屏柜内，由于缺少必要的控制回路监测装置，通常导致对运行过程中的偶发性电气故障，无法进行快速定位及检修，存在重大的安全隐患，严重威胁到了行车安全。
基于对现有产品的深入研究，在不降低产品可靠性和不需要进行大规模改造的前提下，本文提出了一种智能监测装置，可实现对关键逻辑控制回路的电压、电流、动作次数、负载特性等实时运行数据进行记录、分析和导出，具有较好的市场应用前景。
二、智能监测装置硬件架构设计
智能监测装置由前端采集电路、智能监测核心板和智能监测IO板三部分组成。
前端采集电路由采样电阻组成，实现对直流信号的采样，智能监测IO板实现对采集信号的A/D转换，并与智能监测核心板实现通讯。智能监测核心板由完全相同的两个单元组成，每个单元均可通过FPGA完成数据采集并把数据传送给主CPU，主CPU對采样数据的记录、分析导出。
本装置基于完全冗余的硬件架构，具有较高的可靠性，关联关系图见图1。
（一）前端采集电路设计
智能监测装置选取列车运行系统的关键回路作为监测点。
对于直流信号监视，选用插入采样电阻的方式进行信号采样。在被检测回路中，插入0.1Ω/3W的采样电阻，DC110V/DC50V/DC24V控制回路的正常工作电流为20mA左右，采样电阻带来的电压损耗为2mV，不会影响回路正常动作，控制继电器触点最大允许工作电流为5A，此时采样电阻功耗为2.5W，采样电阻的加入不会导致相关回路存在开路的风险。本文以制动系统中151F线的信号采集电路进行举例说明，实时采集UBTR控制回路的电压、电流。0.1Ω采样电阻被串联到151F线路中，通过智能监测IO板中的AD7912采集该回路的工作电压和电流，并通过SPI总线完成与智能监测核心板数据传输。
（二）智能监测IO板设计
智能监测IO板电源电路设计：将1路DC100V输入电源变换为2路隔离的DC24V（V110C24C100BG，100W），再分别将DC24V变换为2路DC3.3V，DC24V、DC5V、DC3.3V电源共地。
智能监测IO板的功能框架图见图2。
信号采集电路设计：由ADE7912完成信号采集，采集芯片支持SPI总线通讯接口，完成与上部核心板的FPGA进行通信。
智能监测IO板的UART接口芯片选用TI公司MAX3223EIDB线路驱动接收器，RS232总线引脚并联TVS管，进行线路浪涌保护和雷击保护。智能监测IO板的以太网变压器选用Pulse公司HX1188NLT脉冲电压器，在以太网接口设置TVS二极管阵列，进行线路浪涌保护。
（三）智能监测核心板设计
智能监测核心板采用两个相同的CPU+FPGA单元实现冗余架构，两个单元之间通过SPI、LIN、DMM和DIO等多种方式实现通讯。智能监测核心板通过智能监测IO板供电并实现SPI、I2C、CANEthernet和UART等通信功能。
智能监测核心板作为智能监测装置的主控板卡，选用TI公司的安全型微处理器TMS570LS3137芯片作为主控CPU。该芯片集成了 ARM Cortex-R4F浮点CPU，主频可达到180MHz，具有3MB的FLASH、 256KB的数据RAM以及丰富的外设接口。FPGA选择Altera Cyclone IV系列EP4CE22F17I7N芯片，该FPGA具有22，320个LEs、最大153个用户I/O、594Kb memory、66个18*18乘法器、52个LVDS对，集成DSP IP，方便实现DSP应用，采用1.2V内核电压，功耗低非常适合嵌入式系统。
智能监测核心板扩展出了丰富的外设接口， CPU扩展出SPI、UART、以太网、I2C、CAN、FlexRay等接口，FPGA上扩展出BLVDS接口。智能监测核心板上FPGA通过SPI接口接收采集数据，并存储于内部RAM中，CPU通过EMIF总线获取FPGA数据并将实时数据和分析数据分类存储于NAND FLASH与F-RAM中，该数据可通过以太网进行读取。
三、智能监测装置软件架构设计
智能监测装置通过ADE7912完成信号采集，并由FPGA完成采样信号读取。FPGA采集信号后，通过SPI接口接收数据，并将数据存放在RAM中等待CPU读取，CPU通过16位并行总线EMIF完成数据读取，并向FPGA发出指令说明数据已读取完毕。
当数据传送到CPU后，CPU首先将数据放置在缓冲区中，对数据进行分析，若不存在异常数据则不需要将所有数据全部存储，而是将实时数据加上时间戳以一定的时间间隔存储在外部NAND FLASH中，若存在异常数据，CPU将把异常发生前缓冲区中的数据连同实时接收数据全部存储在外部NAND FLASH中，同时生成故障数据存储到F-RAM中，并通过GPIO驱动报警指示灯报警。两个单元中的CPU通过SPI接口以DMA方式进行通信，传输生命信号以及状态、任务数据，实现互相监视功能。
四、结语与展望
应用于动车组的智能监测装置，基于冗余架构实现对列车关键回路的监测，为主机厂分析偶发性故障以及对关键逻辑器件的寿命预测提供参考数据。该装置具有高可靠性，即使自身发生严重故障也不会影响到被监视回路的正常功能。该装置可移植嵌入式runtime system，方便用户进行二次开发。通过对该装置的研究和初步应用，可以为电气控制屏柜类产品的全面微机化奠定理论和实践基础！
参考文献
[1] 霍文捷. 嵌入式处理器安全运行机制的研究与设计[D].华中科技大学，2010.
[2] 肖湘宁.电能质量分析与控制[M].北京：中国电力出版社，2010，7-9，243-257.
[3] Eric Bogatin 著，信号完整性分析[M].李玉山，李丽平等译.北京：电子工业出版社，2012，281-290.
[4] 宋军，赵明忠.一种分析和设计抗混叠滤波器的方法[J].现代电子技术，2008（19）：67-68.
作者简介：郑中尧，男，出生于1988年10月，汉族，河南省，电气技术工程师。
关键词：逻辑控制；冗余架构；信号监测；寿命分析
一、绪论
当前动车组电气控制屏柜内，由于缺少必要的控制回路监测装置，通常导致对运行过程中的偶发性电气故障，无法进行快速定位及检修，存在重大的安全隐患，严重威胁到了行车安全。
基于对现有产品的深入研究，在不降低产品可靠性和不需要进行大规模改造的前提下，本文提出了一种智能监测装置，可实现对关键逻辑控制回路的电压、电流、动作次数、负载特性等实时运行数据进行记录、分析和导出，具有较好的市场应用前景。
二、智能监测装置硬件架构设计
智能监测装置由前端采集电路、智能监测核心板和智能监测IO板三部分组成。
前端采集电路由采样电阻组成，实现对直流信号的采样，智能监测IO板实现对采集信号的A/D转换，并与智能监测核心板实现通讯。智能监测核心板由完全相同的两个单元组成，每个单元均可通过FPGA完成数据采集并把数据传送给主CPU，主CPU對采样数据的记录、分析导出。
本装置基于完全冗余的硬件架构，具有较高的可靠性，关联关系图见图1。
（一）前端采集电路设计
智能监测装置选取列车运行系统的关键回路作为监测点。
对于直流信号监视，选用插入采样电阻的方式进行信号采样。在被检测回路中，插入0.1Ω/3W的采样电阻，DC110V/DC50V/DC24V控制回路的正常工作电流为20mA左右，采样电阻带来的电压损耗为2mV，不会影响回路正常动作，控制继电器触点最大允许工作电流为5A，此时采样电阻功耗为2.5W，采样电阻的加入不会导致相关回路存在开路的风险。本文以制动系统中151F线的信号采集电路进行举例说明，实时采集UBTR控制回路的电压、电流。0.1Ω采样电阻被串联到151F线路中，通过智能监测IO板中的AD7912采集该回路的工作电压和电流，并通过SPI总线完成与智能监测核心板数据传输。
（二）智能监测IO板设计
智能监测IO板电源电路设计：将1路DC100V输入电源变换为2路隔离的DC24V（V110C24C100BG，100W），再分别将DC24V变换为2路DC3.3V，DC24V、DC5V、DC3.3V电源共地。
智能监测IO板的功能框架图见图2。
信号采集电路设计：由ADE7912完成信号采集，采集芯片支持SPI总线通讯接口，完成与上部核心板的FPGA进行通信。
智能监测IO板的UART接口芯片选用TI公司MAX3223EIDB线路驱动接收器，RS232总线引脚并联TVS管，进行线路浪涌保护和雷击保护。智能监测IO板的以太网变压器选用Pulse公司HX1188NLT脉冲电压器，在以太网接口设置TVS二极管阵列，进行线路浪涌保护。
（三）智能监测核心板设计
智能监测核心板采用两个相同的CPU+FPGA单元实现冗余架构，两个单元之间通过SPI、LIN、DMM和DIO等多种方式实现通讯。智能监测核心板通过智能监测IO板供电并实现SPI、I2C、CANEthernet和UART等通信功能。
智能监测核心板作为智能监测装置的主控板卡，选用TI公司的安全型微处理器TMS570LS3137芯片作为主控CPU。该芯片集成了 ARM Cortex-R4F浮点CPU，主频可达到180MHz，具有3MB的FLASH、 256KB的数据RAM以及丰富的外设接口。FPGA选择Altera Cyclone IV系列EP4CE22F17I7N芯片，该FPGA具有22，320个LEs、最大153个用户I/O、594Kb memory、66个18*18乘法器、52个LVDS对，集成DSP IP，方便实现DSP应用，采用1.2V内核电压，功耗低非常适合嵌入式系统。
智能监测核心板扩展出了丰富的外设接口， CPU扩展出SPI、UART、以太网、I2C、CAN、FlexRay等接口，FPGA上扩展出BLVDS接口。智能监测核心板上FPGA通过SPI接口接收采集数据，并存储于内部RAM中，CPU通过EMIF总线获取FPGA数据并将实时数据和分析数据分类存储于NAND FLASH与F-RAM中，该数据可通过以太网进行读取。
三、智能监测装置软件架构设计
智能监测装置通过ADE7912完成信号采集，并由FPGA完成采样信号读取。FPGA采集信号后，通过SPI接口接收数据，并将数据存放在RAM中等待CPU读取，CPU通过16位并行总线EMIF完成数据读取，并向FPGA发出指令说明数据已读取完毕。
当数据传送到CPU后，CPU首先将数据放置在缓冲区中，对数据进行分析，若不存在异常数据则不需要将所有数据全部存储，而是将实时数据加上时间戳以一定的时间间隔存储在外部NAND FLASH中，若存在异常数据，CPU将把异常发生前缓冲区中的数据连同实时接收数据全部存储在外部NAND FLASH中，同时生成故障数据存储到F-RAM中，并通过GPIO驱动报警指示灯报警。两个单元中的CPU通过SPI接口以DMA方式进行通信，传输生命信号以及状态、任务数据，实现互相监视功能。
四、结语与展望
应用于动车组的智能监测装置，基于冗余架构实现对列车关键回路的监测，为主机厂分析偶发性故障以及对关键逻辑器件的寿命预测提供参考数据。该装置具有高可靠性，即使自身发生严重故障也不会影响到被监视回路的正常功能。该装置可移植嵌入式runtime system，方便用户进行二次开发。通过对该装置的研究和初步应用，可以为电气控制屏柜类产品的全面微机化奠定理论和实践基础！
参考文献
[1] 霍文捷. 嵌入式处理器安全运行机制的研究与设计[D].华中科技大学，2010.
[2] 肖湘宁.电能质量分析与控制[M].北京：中国电力出版社，2010，7-9，243-257.
[3] Eric Bogatin 著，信号完整性分析[M].李玉山，李丽平等译.北京：电子工业出版社，2012，281-290.
[4] 宋军，赵明忠.一种分析和设计抗混叠滤波器的方法[J].现代电子技术，2008（19）：67-68.
作者简介：郑中尧，男，出生于1988年10月，汉族，河南省，电气技术工程师。