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摘要：数字时钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能。与机械式时钟相比具有更高的准确性和直观性，无机械装置，且使用寿命长。因此得到了广泛的使用。从数字钟的发展上看，主要是向小型化、功能多样化方面发展。
本课程采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在MaxplusII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，能够完时、分、秒的分别显示，由按键输入进行数字钟的校时、清零、启停功能的数字时钟。
关键词：数字钟;硬件描述语言;VHDL;FPGA;键盘接口
一、技术与系统概述
当今电子产品正向功能多元化，体积最小化，功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低.同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。
二、构成方案
数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。主要包括时间基准电路、计数器电路、控制电路、译码和显示电路。其中的控制逻辑电路是比较灵活多样的，不断完善它可以增强数字钟的功能。
1.数字钟的工作原理
数字时钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能。与机械式时钟相比具有更高的准确性和直观性，无机械装置，且使用寿命长。因此得到了广泛的使用。从数字钟的发展上看，主要是向小型化、功能多样化方面发展。
数字钟一般是由时钟模块、控制模块、计时模块、数据译码模块、显示模块等几部分组成。这些都是数字电路中应用最广泛的基本电路，本设计分模块设计实现了各个部分功能，采用基于CycloneII系列EP2C35F672C8的FPGA芯片内部产生振动脉冲。并将信号送入计数器进行计算，并把累加的结果以“时”“分”“秒”的数字显示出来。“秒”的显示由两级计数器和译码器组成的六十进制计数电路实现;“分”的显示电路和“秒”的显示电路相同，“时”的显示由两级计数器和译码器组成。
2.构成电路设计方案
一个完整的数字时钟电路由几块电路分别完成不同功能所构成，秒计数模块、分计数模块、时计数模块、动态扫描和显示电路。
输入端口ENL是秒时钟使能信号，也是整个数字中的使能信号，高电平有效;RES是异步清零信号;CLK是秒脉冲输入端口;MADD和MDEC是同步校时控制信号，MADD是控制秒信号加一，MDEC是控制秒信号减一;输出端口A[3..0]是秒时钟的低位，B[3..0]是高位;CA端口是进位输出端口，当秒计数到59时输出高电平，其它时候输出低电平。
输入端口ENL是时时钟使能信号，也是整个数字中的使能信号，高电平有效;RES是异步清零信号;CLK是时脉冲输入端口;FADD和FDEC是同步校时控制信号，FADD是控制时信号加一，MDEC是控制时信号减一;输出端口A[3..0]是时时钟的低位，B[3..0]是高位;CA端口是进位输出端口，当时计数到59时输出高电平，其它时候输出低电平。
输入端口ENL是分时钟使能信号，也是整个数字中的使能信号，高电平有效;RES是异步清零信号;CLK是分脉冲输入端口;SADD和SDEC是同步校时控制信号，SADD是控制分信号加一，MDEC是控制分信号减一;输出端口A[3..0]是分时钟的低位，B[3..0]是高位;CA端口是进位输出端口，当分计数到59时输出高电平，其它时候输出低电平。
动态扫描电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且输出数码管的片选信号和位选信号。所谓动态扫描显示方式是在显示某一位LED显示块的数据的时候，让其它位不显示，然后在显示下一位的数据，同时关闭其他显示块。这样做可以使每一个显示块显示与自己相对应的数据。只要保证每一位显示的时间间隔不要太大，利用人眼的视觉暂留的现象，就可以造成各位数据同时显示的假象。一般每一位的显示时间为1～10ms。
本系统选择7448作为显示译码电路，选择数码管作为显示单元电路。计数器实现了对时间的累计并以8421BCD码的形式输送到动态扫描模块，再由其输出的端送到7448，将BCD码转换为七段码，再由数码管显示出来。
结论
将设计程序下载到实验箱上运行调试后，最终结果与预期效果基本一致，时、分、秒能够正常计数并能由控制键分别显示。
在此次的数字钟设计过程中，更进一步地熟悉有关数字电路的知识和具体应用。学会了利用QuarterII软件进行原理图的绘制，硬件描述语言VHDL的编写，程序的仿真等工作。并能根据仿真结果分析设计的存在的问题和缺陷，从而进行程序的调试和完善。
在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如在对具体模块的仿真的过程中，往往没有考虑到整体设计的层面以及与上下模块接口的设计。再加上器件对信号的延时等问题，实际下载到实验箱上后会出现一系列的问题，因此仿真图和电路连接图还是有一定区别的。
参考文献：
[1]俞承芳.电子系统设计[M].上海：复旦大学出版社，2004
[2]潘松，赵敏.EDA技术及其应用[M].北京：科学出版社，2007：5-20
[3]李洋.《EDA技术实用教程》.北京：机械工业出版社，2008
本课程采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在MaxplusII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，能够完时、分、秒的分别显示，由按键输入进行数字钟的校时、清零、启停功能的数字时钟。
关键词：数字钟;硬件描述语言;VHDL;FPGA;键盘接口
一、技术与系统概述
当今电子产品正向功能多元化，体积最小化，功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低.同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。
二、构成方案
数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。主要包括时间基准电路、计数器电路、控制电路、译码和显示电路。其中的控制逻辑电路是比较灵活多样的，不断完善它可以增强数字钟的功能。
1.数字钟的工作原理
数字时钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能。与机械式时钟相比具有更高的准确性和直观性，无机械装置，且使用寿命长。因此得到了广泛的使用。从数字钟的发展上看，主要是向小型化、功能多样化方面发展。
数字钟一般是由时钟模块、控制模块、计时模块、数据译码模块、显示模块等几部分组成。这些都是数字电路中应用最广泛的基本电路，本设计分模块设计实现了各个部分功能，采用基于CycloneII系列EP2C35F672C8的FPGA芯片内部产生振动脉冲。并将信号送入计数器进行计算，并把累加的结果以“时”“分”“秒”的数字显示出来。“秒”的显示由两级计数器和译码器组成的六十进制计数电路实现;“分”的显示电路和“秒”的显示电路相同，“时”的显示由两级计数器和译码器组成。
2.构成电路设计方案
一个完整的数字时钟电路由几块电路分别完成不同功能所构成，秒计数模块、分计数模块、时计数模块、动态扫描和显示电路。
输入端口ENL是秒时钟使能信号，也是整个数字中的使能信号，高电平有效;RES是异步清零信号;CLK是秒脉冲输入端口;MADD和MDEC是同步校时控制信号，MADD是控制秒信号加一，MDEC是控制秒信号减一;输出端口A[3..0]是秒时钟的低位，B[3..0]是高位;CA端口是进位输出端口，当秒计数到59时输出高电平，其它时候输出低电平。
输入端口ENL是时时钟使能信号，也是整个数字中的使能信号，高电平有效;RES是异步清零信号;CLK是时脉冲输入端口;FADD和FDEC是同步校时控制信号，FADD是控制时信号加一，MDEC是控制时信号减一;输出端口A[3..0]是时时钟的低位，B[3..0]是高位;CA端口是进位输出端口，当时计数到59时输出高电平，其它时候输出低电平。
输入端口ENL是分时钟使能信号，也是整个数字中的使能信号，高电平有效;RES是异步清零信号;CLK是分脉冲输入端口;SADD和SDEC是同步校时控制信号，SADD是控制分信号加一，MDEC是控制分信号减一;输出端口A[3..0]是分时钟的低位，B[3..0]是高位;CA端口是进位输出端口，当分计数到59时输出高电平，其它时候输出低电平。
动态扫描电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且输出数码管的片选信号和位选信号。所谓动态扫描显示方式是在显示某一位LED显示块的数据的时候，让其它位不显示，然后在显示下一位的数据，同时关闭其他显示块。这样做可以使每一个显示块显示与自己相对应的数据。只要保证每一位显示的时间间隔不要太大，利用人眼的视觉暂留的现象，就可以造成各位数据同时显示的假象。一般每一位的显示时间为1～10ms。
本系统选择7448作为显示译码电路，选择数码管作为显示单元电路。计数器实现了对时间的累计并以8421BCD码的形式输送到动态扫描模块，再由其输出的端送到7448，将BCD码转换为七段码，再由数码管显示出来。
结论
将设计程序下载到实验箱上运行调试后，最终结果与预期效果基本一致，时、分、秒能够正常计数并能由控制键分别显示。
在此次的数字钟设计过程中，更进一步地熟悉有关数字电路的知识和具体应用。学会了利用QuarterII软件进行原理图的绘制，硬件描述语言VHDL的编写，程序的仿真等工作。并能根据仿真结果分析设计的存在的问题和缺陷，从而进行程序的调试和完善。
在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如在对具体模块的仿真的过程中，往往没有考虑到整体设计的层面以及与上下模块接口的设计。再加上器件对信号的延时等问题，实际下载到实验箱上后会出现一系列的问题，因此仿真图和电路连接图还是有一定区别的。
参考文献：
[1]俞承芳.电子系统设计[M].上海：复旦大学出版社，2004
[2]潘松，赵敏.EDA技术及其应用[M].北京：科学出版社，2007：5-20
[3]李洋.《EDA技术实用教程》.北京：机械工业出版社，2008