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ＶＩＴＡＬ是ＩＥＥＥ新近制定的一个用ＶＨＤＬ建立ＡＳＩＣ模型库的基准，它为ＡＳＩＣ库的建立，电路设计的描述提供了便利的，格式相对固定的描述方法，并为提高模拟性能提供了依据和基础，本文介绍ＶＩＴＡＬ的基本内容，并介绍用ＶＩＴＡＬ描述电路模型的方法。
VITAL——设计ASIC模型的VHDL基准
【摘 要】
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ＶＩＴＡＬ是ＩＥＥＥ新近制定的一个用ＶＨＤＬ建立ＡＳＩＣ模型库的基准，它为ＡＳＩＣ库的建立，电路设计的描述提供了便利的，格式相对固定的描述方法，并为提高模拟性能提供了依据和基础，本文介绍ＶＩＴＡＬ的基本内容，并介绍用ＶＩＴＡＬ描述电路
【机 构】
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清华大学计算机科学与技术系
【出 处】
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计算机辅助设计与图形学学报
【发表日期】
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1998年2期
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