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简要介绍了VHDL语言进行工程设计的优点,并详细说明了利用VHDL语言设计状态机电电路的过程,最后进行了仿真,仿真结果证明该设计能够实现状态机电路的功能。
VHDL语言在状态机电电路中的设计与实现
【摘 要】
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简要介绍了VHDL语言进行工程设计的优点,并详细说明了利用VHDL语言设计状态机电电路的过程,最后进行了仿真,仿真结果证明该设计能够实现状态机电路的功能。
【机 构】
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空军航空大学飞行基础训练基地基础部
【出 处】
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电脑编程技巧与维护
【发表日期】
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2009年S1期
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