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摘要：介绍并分析了在组合逻辑电路的设计中，竞争与冒险的概念及其产生的原因。归纳概括检查一个组合逻辑电路是否存在竞争与冒险的方法。通过举例说明消除竞争与冒险的方式，并利用Multisim软件进行实践论证。
关键词：竞争与冒险；组合逻辑电路
在一个实际的组合逻辑电路中，当输入信号发生变化时，其输出信号往往不能同步地跟随输入信号的变化而变化，而是经过一段过渡的时间后才能到达原先期望的状态，从而产生瞬时的错误输出，造成逻辑功能的瞬时紊乱。这种现象就像瞬时信号在通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,成为“竞争”；往往导致出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在“冒险”。冒险是由变量的竞争引起的。由于竞争与冒险会直接影响电路的可靠性和稳定性。因此，在组合逻辑电路的分析和设计过程中，研究电路的竞争与冒险现象是十分必要的。
一、竞争与险象产生的原因
在组合逻辑电路当中，如有两个或两个以上的信号在时间上有先有后地加到同一个门的输入端，在门的输出端得到稳定输出以前，可能会出现持续时间很短的不是原设计所期望的错误输出，这种错误输出就是竞争引起的险象，下面举例说明：如图一
图一（a）所示的是一个简单的组合电路，若不考虑门的延迟时间，则必有F=A·=0,所以该电路在稳态的时候输出恒等于0；若考虑门的延迟时间，则信号A经非门需延迟一段时间才可得到信号，因此，信号A与到达与门的输入端便有先后之差，由此导致了正尖脉冲的错误输出，如图一（b）所示。习惯上说电路产生了毛刺。
二、竞争与险象的判断方法
判断一个数字电路是否存在竞争与险象有两种方法：代数法和卡诺图法。
1. 代数法。判断一个数字电路是否出现竞争与险象的的简单方法是：判断一个门电路是否存在互补输入信号，只要输出函数中出现互补信号，就存在竞争与现象的可能性。
当函数表达式为；F=A+会产生“1”冒险；F=A会产生“0”冒险。
2. 卡诺图法。由卡诺图同样也可以判断一个数字电路是否存在竞争与险象，利用卡诺图法进行判断的规则：观察卡诺图中是否有两个圈相切但不相交的情况，如有则存在竞争与险象。这里的相切是指两个相邻最小项分别属于不同的卡诺图，又没有一个卡诺图将这两个相邻最小项圈在一起。
三、消除竞争与险象的方式
竞争险象消除的方法有很多，如增加冗余项、引入封锁脉冲及接入滤波电容等。
（a）对逻辑险象一般可通过增加冗余项或乘上A+或A的形式。在卡诺图上相当于把相切的小方块用一个复合圈包围起来。
由图二（a）不难得出：F=A+BC，同时，相切的两个小方块是101和111。变量B互为反变量．说明当B变化时存在险象。如果在两复合圈的相切处用另一个复台圈围起来，这相当于增加一个冗余项，得到如图二（b）的卡诺图，此时得到的函数式为：F=A+BC+AC。式中多了AC这一项，它在以前的化简中被去掉，但为了消除险象，又必须加上。因此电路中增加了一个门电路，也就是说这个方法是用增加门电路为代价来达到消除险象的目的。
（b）通过在输出端连接一个RC低通滤波器来消除险象。因为干扰脉冲的频率远远高于正常输出信号的频率，利用RC的“隔高频通低额”特性，可基本滤掉干扰脉冲。
除了上述两种方法以外，实际工作中还可以采用一些其它方法，比如采用可靠性偏码等，也可消除险象。总之，对于组合电路中的险象，要予以足够的重视，当电路出现一些莫名其妙的状态或误动作时，就要想到是否有险象存在，至于哪种消除险象的方式有效，则可以通过反复测试、比较来确定。
四、结束语
在逻辑电路中普遍存在竞争与险象，无论是在组合逻辑电路、时序逻辑电路还是在FPGA 器件的设计和应用过程中,竞争冒险问题是影响其可靠性和精确性的一个重要因素，竞争来源于两个因素:两个(或两个以上) 外界输入信号同时改变以及电路延迟。竞争导致险象,险象有两种表现:输出出现尖脉冲以及电路转移到错误状态，产生竞争和险象的根本原因是相同的,但因电路结构的差异,险象出现的条件及表现形式有所不同,消除险象的方法也有所差异。有效抑制竞争冒险是数字电路设计中一个非常重要的问题。
参考文献：
[1]康华光.电子技术基础数字部分[M] .北京:高等教育出版社,1998.
[2]曹国清.数字电路与逻辑设计. 徐州：中国矿业大学出版社，2003.
（作者单位：中国矿业大学孙越崎学院）
关键词：竞争与冒险；组合逻辑电路
在一个实际的组合逻辑电路中，当输入信号发生变化时，其输出信号往往不能同步地跟随输入信号的变化而变化，而是经过一段过渡的时间后才能到达原先期望的状态，从而产生瞬时的错误输出，造成逻辑功能的瞬时紊乱。这种现象就像瞬时信号在通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,成为“竞争”；往往导致出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在“冒险”。冒险是由变量的竞争引起的。由于竞争与冒险会直接影响电路的可靠性和稳定性。因此，在组合逻辑电路的分析和设计过程中，研究电路的竞争与冒险现象是十分必要的。
一、竞争与险象产生的原因
在组合逻辑电路当中，如有两个或两个以上的信号在时间上有先有后地加到同一个门的输入端，在门的输出端得到稳定输出以前，可能会出现持续时间很短的不是原设计所期望的错误输出，这种错误输出就是竞争引起的险象，下面举例说明：如图一
图一（a）所示的是一个简单的组合电路，若不考虑门的延迟时间，则必有F=A·=0,所以该电路在稳态的时候输出恒等于0；若考虑门的延迟时间，则信号A经非门需延迟一段时间才可得到信号，因此，信号A与到达与门的输入端便有先后之差，由此导致了正尖脉冲的错误输出，如图一（b）所示。习惯上说电路产生了毛刺。
二、竞争与险象的判断方法
判断一个数字电路是否存在竞争与险象有两种方法：代数法和卡诺图法。
1. 代数法。判断一个数字电路是否出现竞争与险象的的简单方法是：判断一个门电路是否存在互补输入信号，只要输出函数中出现互补信号，就存在竞争与现象的可能性。
当函数表达式为；F=A+会产生“1”冒险；F=A会产生“0”冒险。
2. 卡诺图法。由卡诺图同样也可以判断一个数字电路是否存在竞争与险象，利用卡诺图法进行判断的规则：观察卡诺图中是否有两个圈相切但不相交的情况，如有则存在竞争与险象。这里的相切是指两个相邻最小项分别属于不同的卡诺图，又没有一个卡诺图将这两个相邻最小项圈在一起。
三、消除竞争与险象的方式
竞争险象消除的方法有很多，如增加冗余项、引入封锁脉冲及接入滤波电容等。
（a）对逻辑险象一般可通过增加冗余项或乘上A+或A的形式。在卡诺图上相当于把相切的小方块用一个复合圈包围起来。
由图二（a）不难得出：F=A+BC，同时，相切的两个小方块是101和111。变量B互为反变量．说明当B变化时存在险象。如果在两复合圈的相切处用另一个复台圈围起来，这相当于增加一个冗余项，得到如图二（b）的卡诺图，此时得到的函数式为：F=A+BC+AC。式中多了AC这一项，它在以前的化简中被去掉，但为了消除险象，又必须加上。因此电路中增加了一个门电路，也就是说这个方法是用增加门电路为代价来达到消除险象的目的。
（b）通过在输出端连接一个RC低通滤波器来消除险象。因为干扰脉冲的频率远远高于正常输出信号的频率，利用RC的“隔高频通低额”特性，可基本滤掉干扰脉冲。
除了上述两种方法以外，实际工作中还可以采用一些其它方法，比如采用可靠性偏码等，也可消除险象。总之，对于组合电路中的险象，要予以足够的重视，当电路出现一些莫名其妙的状态或误动作时，就要想到是否有险象存在，至于哪种消除险象的方式有效，则可以通过反复测试、比较来确定。
四、结束语
在逻辑电路中普遍存在竞争与险象，无论是在组合逻辑电路、时序逻辑电路还是在FPGA 器件的设计和应用过程中,竞争冒险问题是影响其可靠性和精确性的一个重要因素，竞争来源于两个因素:两个(或两个以上) 外界输入信号同时改变以及电路延迟。竞争导致险象,险象有两种表现:输出出现尖脉冲以及电路转移到错误状态，产生竞争和险象的根本原因是相同的,但因电路结构的差异,险象出现的条件及表现形式有所不同,消除险象的方法也有所差异。有效抑制竞争冒险是数字电路设计中一个非常重要的问题。
参考文献：
[1]康华光.电子技术基础数字部分[M] .北京:高等教育出版社,1998.
[2]曹国清.数字电路与逻辑设计. 徐州：中国矿业大学出版社，2003.
（作者单位：中国矿业大学孙越崎学院）