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以EPMA7256AETC144—10为核心设计了具有顺序提示、错误报警和错误计数功能的智能夹具。采用VHDL语言和原理图两种方式实现CPLD内部逻辑功能设计，采用MAX＋PLUSⅡ软件进行编译、仿真。该夹具经过测试后性能稳定，很好地实现了各项功能。
智能夹具的设计与实现
【摘 要】
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以EPMA7256AETC144—10为核心设计了具有顺序提示、错误报警和错误计数功能的智能夹具。采用VHDL语言和原理图两种方式实现CPLD内部逻辑功能设计，采用MAX＋PLUSⅡ软件进行编译、
【机 构】
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河北理工大学信息学院
【出 处】
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河北理工大学学报(自然科学版)
【发表日期】
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2008年1期
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