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介绍了一种利用Verilog硬件描述语言设计数字计时器的方案,具有成本低、设计简单、容易扩展的特点.给出了系统各部分逻辑电路的HDL描述和电路综合结果.
用Verilog硬件描述语言设计数字计时器
【摘 要】
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介绍了一种利用Verilog硬件描述语言设计数字计时器的方案,具有成本低、设计简单、容易扩展的特点.给出了系统各部分逻辑电路的HDL描述和电路综合结果.
【机 构】
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中原工学院,西安交通大学
【出 处】
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中原工学院学报
【发表日期】
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2004年2期
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