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介绍了一种采用CPLD和SRAM设计的高速数据缓存队列（FIFO）电路。采用双缓冲输入结构，并且当后级电路空闲时，能主动向外部推送数据。因为设计有总线仲裁逻辑，所以可以用较低的时钟频率进行高速的数据缓存与传输。不仅具有电路简单，成本低的优点，而且可靠性高，已经成功应用在广播电视CPCI监测仪中，用统一的接口电路实现了对有线、无线数字广播电视以及模拟广播电视全兼容。