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期刊论文
一种高速时钟电路的设计
一种高速时钟电路的设计
来源 :电子设计应用 | 被引量 : 0次 | 上传用户:liongliong595
【摘 要】
:
本文基于DDS和PLL结合的频率合成方案,利用DDS芯片AD9852和集成锁相环SY89421,论述了一种输出频率为0.1Hz~200MHz的高速时钟电路的设计,就时钟电路硬件设计实现原理和软件编程
【作 者】
:
张旭东
师奕兵
王志刚
【机 构】
:
成都电子科技大学自动化工程学院
【出 处】
:
电子设计应用
【发表日期】
:
2003年11期
【关键词】
:
高速时钟电路
设计
频率合成器
DDS
PLL
集成锁相环
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本文基于DDS和PLL结合的频率合成方案,利用DDS芯片AD9852和集成锁相环SY89421,论述了一种输出频率为0.1Hz~200MHz的高速时钟电路的设计,就时钟电路硬件设计实现原理和软件编程进行了详细论述.
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