【摘 要】
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介绍了一种2-D 8× 8 IDCT处理器系统的ASIC架构,采用分布算法、并行结构、流水线设计.对于常用的ROM查找表实现方案,该文提出了一种以寄存器、加法器构建的替代电路的新
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介绍了一种2-D 8× 8 IDCT处理器系统的ASIC架构,采用分布算法、并行结构、流水线设计.对于常用的ROM查找表实现方案,该文提出了一种以寄存器、加法器构建的替代电路的新方案,同样省去了乘法器,避免了使用ROM,且硬件代价与使用ROM相比还略有减小,最终提高了数据的吞吐量,达到2.4GB/s,满足了MP@HL标准的HDTV的108MHz的频率要求,而同样工艺条件下采用ROM查找表则只能达到90MHz的频率.
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